本发明构思涉及半导体器件和制造其的方法。具体地，本发明构思涉及包括掩埋绝缘层的半导体器件和制造其的方法。
背景技术：
掩埋沟道阵列晶体管(BCAT)可以包括埋入沟槽中以解决短沟道效应的栅电极。
随着半导体存储器件越来越高度集成，各个电路图案的尺寸可以减小以在相同的区域中形成更多的半导体器件，这会使半导体器件的制造复杂化。例如，电路图案的小型化会导致泄漏电流的增大。泄漏电流出现在半导体器件的不同部分中。例如，DRAM(动态随机存取存储器)的刷新特性会受增大的泄漏电流负面地影响。
技术实现要素：
根据本发明构思的一些方面，提供了一种半导体器件，其包括衬底，衬底包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以在上半导体层中，具有在掩埋绝缘层之上的最下表面和凹入第一沟槽中的第一导电图案。第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中。第二导电图案可以在第二沟槽中，第一源极/漏极区可以在第一导电图案与第二导电图案之间的上半导体层中。
根据本发明构思的一些方面，提供了一种半导体器件，其包括衬底，衬底包括下半导体层、在下半导体层上的上半导体层、以及在下半导体层与上半导体层之间的掩埋绝缘层。第一沟槽可以具有在上半导体层中在第一方向上延伸并且在掩埋绝缘层之上的最下表面。第一导电图案可以凹入第一沟槽中，并且第二沟槽可以在下半导体层、掩埋绝缘层和上半导体层中在第一方向上延伸，并且连接到第一沟槽。第二导电图案可以凹入第二沟槽中并电连接到第一导电图案，并且上半导体层中的第一源极/漏极区和第二源极/漏极区可以在第一导电图案的相反侧上。
根据本发明构思的一些方面，提供了一种半导体器件，其包括衬底，衬底包括上半导体层和在上半导体层之下的掩埋绝缘层。半导体器件的第一单位存储单元的第一导电字线图案可以位于第一单位存储单元中的掩埋绝缘层之上，半导体器件的第二单位存储单元的第二导电字线图案可以与第一单元存储单元相邻安置，其中第二导电字线图案可以跨越第一单位存储单元与第一导电字线图案相邻延伸，并且可以位于第一单位存储单元中的掩埋绝缘层的上表面之下。
附图说明
图1是根据本发明构思的一些实施方式的半导体器件的布局图。
图2A和2B是根据本发明构思的一些实施方式的半导体器件的视图。
图3A和3B是根据本发明构思的一些实施方式的半导体器件的视图。
图4是根据本发明构思的一些实施方式的半导体器件的视图。
图5是根据本发明构思的一些实施方式的半导体器件的视图。
图6是根据本发明构思的一些实施方式的半导体器件的视图。
图7至18是在根据本发明构思的一些实施方式的制造半导体器件的方法期间形成的中间结构的视图。
具体实施方式
图1是根据本发明构思的一些实施方式的半导体器件的布局图。
参照图1，根据本发明构思的一些实施方式的半导体器件包括单位有源区AR、元件隔离区STI、字线WL、位线BL、直接接触DC和源极/漏极接触310。
单位有源区AR可以通过在衬底(图2A中的100)中形成元件隔离区(STI；浅沟槽隔离)被限定。具体地，单位有源区AR可以在第一方向X1上延伸。
字线WL可以在与第一方向X1形成锐角的第二方向X2上延伸，位线BL可以在与第一方向形成锐角的第三方向X3上延伸。
这里，“特定方向和另一特定方向形成预定角度”的情况下的角度意指由两个方向的交叉形成的两个角度中较小的角度。例如，当可由两个方向的交叉产生的角度为120°和60°时，所述“角度”为60°。因此，如图1中所示，由第一方向X1和第二方向X2形成的角度为θ1，由第一方向X1和第三方向X3形成的角度为θ2。
使θ1和/或θ2形成锐角的原因是为了最大限度地确保连接单位有源区AR和位线BL的直接接触DC与连接单位有源区AR和电容器(图2A中的400)的源极/漏极接触310之间的间隔。
θ1和θ2可以例如分别为60°和30°。在这样的情况下，多个源极/漏极接触310可以布置成蜂巢的形式。然而，本发明构思不限于此，并且源极/漏极接触310可以布置成各种各样的形式。
在下文中，将参照图1至2B描述根据本发明构思的一些实施方式的半导体器件。
图2A和2B是根据本发明构思的一些实施方式的半导体器件的视图。图2A是沿图1的线A-A'截取的一些实施方式的剖视图，图2B是沿图1的线B-B'截取的一些实施方式的视图。这里，作为根据本发明构思的一些实施方式的半导体器件的示例，示出了DRAM(动态随机存取存储器)，但本发明构思不限于此。
参照图1至2B，根据本实施方式的半导体器件包括衬底100、第一沟槽T1a、第二沟槽T2、第一源极/漏极区107a、第二源极/漏极区108、第一栅极绝缘层112a、第二栅极绝缘层122、第一导电图案114a、第二导电图案124、第一盖层116a、第二盖层126、层间绝缘层200、掩埋接触310、着落垫320、电容器400、第三沟槽T3、直接接触DC和位线BL。
衬底100是包括掩埋绝缘层(104；掩埋氧化物)的衬底。具体地，衬底100包括下半导体层102、掩埋绝缘层104和上半导体层106。就是说，衬底100是其中可以顺序地形成下半导体层102、掩埋绝缘层104和上半导体层106的衬底。例如，衬底100可以是SOI(绝缘体上硅)衬底。
下半导体层102和上半导体层106可以具有其中基础衬底和外延层被层叠的结构，但本发明构思不限于此。下半导体层102和上半导体层106可以包括硅衬底、镓砷化物衬底、硅锗衬底、陶瓷衬底、石英衬底、用于显示的玻璃衬底等。在下文中，作为示例，下半导体层102和上半导体层106为硅衬底。此外，在一些情况下，下半导体层102和上半导体层106可以用第一导电类型(例如P型)的杂质掺杂，但本发明构思不限于此。
第一沟槽T1a和第二沟槽T2可以形成在衬底100内部。这里，第一沟槽T1a和第二沟槽T2可以是形成在衬底100中以掩埋晶体管的栅电极的沟槽。例如，第一沟槽T1a和第二沟槽T2可以是形成在衬底100中以掩埋图1的字线WL的沟槽。就是说，第一沟槽T1a和第二沟槽T2可以在衬底100内沿第二方向(图1中的X2)延伸。
此时，第一沟槽T1a可以是用于掩埋字线WL的存取栅极的沟槽，第二沟槽T2可以是用于掩埋字线WL的传输栅极的沟槽。就是说，第一沟槽T1a可以形成在衬底100的与单位有源区AR重叠的区域中，第二沟槽T2可以形成在衬底的与元件隔离区STI重叠的区域中。
如图1和2A中所示，第二沟槽T2可以布置在第一沟槽T1a的一侧上。具体地，用于掩埋单个字线WL的第二沟槽T2可以与用于掩埋邻近于该字线WL的另一字线WL的第一沟槽T1a相邻。就是说，单个字线WL的存取栅极可以与邻近该字线WL的另一字线WL的传输栅极相邻。
此外，如图1和2B中所示，第一沟槽T1a和第二沟槽T2可以彼此连接。具体地，为了掩埋沿第二方向X2延伸的单个字线WL，第一沟槽T1a和第二沟槽T2可以在第二方向X2上布置成行。因为字线WL交替地穿过单位有源区AR和元件隔离区STI，所以第一沟槽T1a和第二沟槽T2可以沿第二方向X2交替地设置。
根据该实施方式的第一沟槽T1a可以形成在上半导体层106中。就是说，第一沟槽T1a的最下表面可以高于掩埋绝缘层104的上表面。此时，第一沟槽T1a的形状可以是各种各样的。例如，如图所示，第一沟槽T1a的底表面与侧壁之间的连接部分可以具有圆化的形状。或者，第一沟槽T1a的侧壁可以具有以某一角度倾斜的形状。
与第一沟槽T1a不同，第二沟槽T2可以形成在下半导体层102、掩埋绝缘层104和上半导体层106中。具体地，第二沟槽T2可以从上半导体层106的上表面穿过上半导体层106和掩埋绝缘层104延伸到下半导体层102。就是说，第二沟槽T2的最下表面可以低于掩埋绝缘层104的下表面。结果，第二沟槽T2的最下表面可以低于第一沟槽T1a的最下表面。
与第一沟槽T1a一样，第二沟槽T2的形状可以是各种各样的。例如，如图所示，第二沟槽T2的侧壁可以具有以某一角度倾斜的形状。或者，第二沟槽T2的底表面与侧壁之间的连接部分可以具有圆化的形状。
第一源极/漏极区107a和第二源极/漏极区108可以设置在第一沟槽T1a的两侧。具体地，第一源极/漏极区107a可以形成在第一沟槽T1a的一侧的上半导体层106中。此外，第二源极/漏极区108可以形成在第一沟槽T1a的另一侧的上半导体层106中。
更具体地，第一源极/漏极区107a可以形成在第一沟槽T1a与第二沟槽T2之间的上半导体层106中。就是说，第一源极/漏极区107a可以是单位有源区AR的设置在单个字线WL的存取栅极与邻近于该字线WL的另一字线WL的传输栅极之间的部分。
当上半导体层106用第一导电类型(例如P型)的杂质掺杂时，第一源极/漏极区107a和第二源极/漏极区108可以用与第一导电类型不同的导电类型的杂质掺杂。例如，第一源极/漏极区107a和第二源极/漏极区108可以用第二导电类型(例如N型)的杂质掺杂。
第一栅极绝缘层112a可以设置在第一沟槽T1a上。具体地，第一栅极绝缘层112a可以沿着第一沟槽T1a的侧壁和底表面共形地设置。此外，第一栅极绝缘层112a可以不形成在衬底100的上表面上。
第二栅极绝缘层122可以设置在第二沟槽T2上。具体地，第二栅极绝缘层122可以沿着第二沟槽T2的侧壁和底表面共形地设置。结果，第二栅极绝缘层122的最下表面可以低于第一栅极绝缘层112a的最下表面。此外，第二栅极绝缘层122可以不形成在衬底100的上表面上。
如图2B中所示，第二栅极绝缘层122可以设置在连接到第一沟槽T1a的第二沟槽T2上。在这样的情况下，第一栅极绝缘层112a和第二栅极绝缘层122可以彼此连接。
第一栅极绝缘层112a和第二栅极绝缘层122可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和高介电常数材料中的至少一种。这里，高介电常数材料可以包括例如HfO2、ZrO2和Ta2O5中的至少一种，但本发明构思不限于此。
第一导电图案114a可以设置在第一栅极绝缘层112a上。第一导电图案114a可以填充第一沟槽T1a的至少一部分。例如，第一导电图案114a可以形成在第一沟槽T1a中以填充第一沟槽T1a的一部分，而没有完全地填充第一沟槽T1a。结果，第一导电图案114a的上表面可以低于上半导体层106的上表面(前表面)。例如，第一导电图案114a可以相对于上半导体层106的上表面凹入。
第二导电图案124可以设置在第二栅极绝缘层122上。第二导电图案124可以填充第二沟槽T2的至少一部分。例如，第二导电图案124可以形成在第二沟槽T2中以填充第二沟槽T2的一部分，而没有完全地填充第二沟槽T2。结果，第二导电图案124的上表面可以低于上半导体层106的上表面(前表面)。例如，第二导电图案124可以相对于上半导体层106的上表面凹入。
第二导电图案124的上表面可以低于第一导电图案114a的上表面。此外，如图2A中所示，第二导电图案124的上表面可以低于掩埋绝缘层104的上表面。
如图2B中所示，第二导电图案124可以设置在连接到第一沟槽T1a的第二沟槽T2上。在这样的情况下，第一导电图案114a和第二导电图案124可以彼此连接(例如由连续的层形成)。就是说，在这样的情况下，第一导电图案114a和第二导电图案124可以彼此连接以形成图1的单个字线WL。
第一导电图案114a和第二导电图案124可以包括导电材料。例如，第一导电图案114a可以包括金属、多晶硅等，但本发明构思不限于此。
第一盖层116a可以设置在第一导电图案114a上。具体地，第一盖层116a可以设置在第一导电图案114a的上表面和第一栅极绝缘层112a的侧壁上。第一盖层116a可以形成为填充第一沟槽T1a。此外，第一盖层116a的上表面可以设置在与上半导体层106的上表面基本相同的平面上。
第二盖层126可以设置在第二导电图案124上。具体地，第二盖层126可以设置在第二导电图案124的上表面和第二栅极绝缘层122的侧壁上。第二盖层126可以形成为填充第二沟槽T2。结果，第二盖层126的下表面可以低于第一盖层116a的下表面。然而，第二盖层126的上表面可以设置在与第一盖层116a的上表面基本相同的平面上。
如图2B中所示，第二盖层126也可以设置在连接到第一沟槽T1a的第二沟槽T2上。在这样的情况下，第一盖层116a和第二盖层126可以彼此连接。
第一盖层116a和第二盖层126可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合，但本发明构思不限于此。
层间绝缘层200可以设置在衬底100上。层间绝缘层200可以是单层，但也可以包括多个层。例如，如图2A中所示，层间绝缘层200可以包括顺序形成的第一至第三层间绝缘层210、220和230。
层间绝缘层200可以包括例如硅氧化物、硅氮化物和硅氮氧化物中的至少一种。然而，本发明构思不限于此。
掩埋接触310埋入层间绝缘层200中并且可以连接到第一源极/漏极区107a。例如，如图2A中所示，掩埋接触310从第二层间绝缘层220的上表面延伸，穿透第一层间绝缘层210和第二层间绝缘层220，并且可以连接到第一源极/漏极区107a。
此外，掩埋接触310可以包含导电材料并且可以电连接到第一源极/漏极区107a。例如，掩埋接触310可以包含多晶硅。这里，多晶硅可以是用杂质掺杂的多晶硅。此外，掩埋接触310可以包括金属、金属硅化物、金属氮化物或其组合。
着落垫320设置在掩埋接触310上并且可以连接到掩埋接触310。例如，如图2A中所示，着落垫320设置在第二层间绝缘层220上并且可以连接到掩埋接触310。
此外，着落垫320可以包括导电材料并且可以电连接到掩埋接触310。例如，着落垫320可以包括钨(W)，但本发明构思不限于此。
电容器400设置在着落垫320上，并且可以连接到着落垫320。例如，如图2A中所示，电容器400设置在第三层间绝缘层230上并且可以连接到着落垫320。结果，电容器400可以电连接到第一源极/漏极区107a。
电容器400可以将电荷存储在半导体存储器件等中。具体地，电容器400可以包括下电极410、电容器电介质层420和上电极430。电容器400可以通过利用下电极410与上电极430之间产生的电势差在电容器电介质膜420中存储电荷。
下电极410和上电极430可以包括例如掺杂多晶硅、金属或金属氮化物。此外，电容器电介质层420可以包括例如硅氧化物或高介电常数材料。然而，本发明构思不限于此。
第三沟槽T3可以形成在第一沟槽T1a的另一侧的衬底100中。具体地，第三沟槽T3可以形成在第二源极/漏极区108之上的上半导体层106中。这里，第三沟槽T3可以是用于掩埋电接触的沟槽，该电接触连接位线BL和第二源极/漏极区108。例如，第三沟槽T3可以是形成在衬底100中以掩埋图1的直接接触DC的沟槽。
具体地，直接接触DC可以填充第三沟槽T3。例如，直接接触DC从第一层间绝缘层210的上表面延伸，穿过第一层间绝缘层210，并且可以形成为完全地填充第三沟槽T3。然而，本发明构思不限于此，并且直接接触DC可以具有电连接第二源极/漏极区108和位线BL的各种各样的形状。
在一些实施方式中，第三沟槽T3可以重叠第一栅极绝缘层112a和/或第一盖层116a，但本发明构思不限于此。
在半导体器件高度集成的情况下，泄漏电流会发生在半导体器件的各种各样的部分中。然而，根据一些实施方式的半导体器件可以减小高度集成的半导体器件中的泄漏电流。
例如，在常规布置中，由栅极引起的结泄漏会发生在掩埋沟道阵列晶体管下方。然而，在一些实施方式中，形成存取栅极的第一导电图案114a可以形成在掩埋绝缘层104上以防止这样的结泄漏。就是说，掩埋绝缘层104可以设置在第一导电图案114a下方，以帮助防止在掩埋沟道阵列晶体管的栅极下方产生泄漏电流的结的形成。
此外，掩埋绝缘层104可以防止源极/漏极中形成的结泄漏。具体地，通过掩埋绝缘层104形成在上半导体层106上的耗尽区可以减小源极/漏极中形成的结泄漏。
此外，当源极/漏极区和栅极彼此相邻设置时，它们之间可以产生强电场。结果，会发生源极/漏极区与栅极之间的直接隧穿，并且由此导致的泄漏电流可以被称为栅诱导漏极泄漏(GIDL)。在半导体器件高集成度的情况下，栅诱导漏极泄漏可以在传输栅极以及存取栅极中产生。然而，在一些实施方式中，第二导电图案124的上表面可以设置为低于第一导电图案114a的上表面，以防止栅诱导漏极泄漏。栅诱导漏极泄漏可以取决于源极/漏极区与栅极之间的重叠区域。原因在于，设置为低于第一导电图案114a的第二导电图案124可以减少这样的重叠区域。此外，第二导电图案124的上表面可以设置为低于掩埋绝缘层104的上表面。在这样的情况下，第二导电图案124可以设置为远离源极/漏极区，从而减少传输栅极中产生的栅诱导漏极泄漏。
在下文中，将参照图1、3A和3B描述根据本发明构思的一些实施方式的半导体器件。图3A和3B是根据本发明构思的一些实施方式的半导体器件的视图。图3A是沿图1的线A-A'截取的一些实施方式的剖视图，图3B是沿图1的线B-B'截取的一些实施方式的视图。
参照图1、3A和3B，根据本实施方式的半导体器件包括元件隔离层110、第三沟槽T3'、第三导电图案130'、第三源极/漏极区108a、第四源极/漏极区108b、第四沟槽T1b、第四栅极绝缘层112b、第四导电图案114b、第四盖层116b和第五源极/漏极区107b。
元件隔离膜110可以填充第二沟槽T2。例如，元件隔离膜110可以形成为完全地填充第二沟槽T2。
元件隔离层110可以包括绝缘材料。例如，元件隔离膜110可以包括氧化物膜、氮化物膜或其组合，但本发明构思不限于此。元件隔离膜110可以是由一种类型的绝缘材料制成的单层，或者可以是由各种类型的绝缘材料的组合构成的多层。
如以上在图2A和2B的描述中所述，第二沟槽T2可以是用于掩埋字线WL的传输栅极的沟槽。然而，与根据图2A和2B的半导体器件不同，根据该实施方式的半导体器件的传输栅极可以埋入元件隔离膜110中。就是说，如图1和3B中所示，第一导电图案114a可以沿第二方向X2延伸。同样地，第一盖层116a可以沿第二方向X2延伸。
在本示例中，元件隔离区STI上的第一导电图案114a的最下表面被示为低于单位有源区AR上的第一导电图案114a的最下表面。原因在于，用于掩埋字线WL的第一沟槽T1a和第二沟槽T2可以在其上形成元件隔离膜110的衬底100上同时形成。就是说，这是由于单位有源区AR的衬底100和元件隔离区STI的衬底100具有不同的蚀刻速率这一事实。本发明构思不限于此。就是说，元件隔离区STI上的第一导电图案114a的最下表面可以存在于与单位有源区AR上的第一导电图案114a的最下表面相同的平面上，并且可以取决于蚀刻速率而高于单位有源区AR上的第一导电图案114a的最下表面。
第三沟槽T3'可以对应于图2A的第三沟槽T3。就是说，第三沟槽T3'可以形成在第一沟槽T1a的另一侧的衬底100中。
然而，第三沟槽T3'可以形成在下半导体层102、掩埋绝缘层104和上半导体层106中。具体地，第三沟槽T3'从上半导体层106的上表面延伸，穿过上半导体层106和掩埋绝缘层104，并且可以延伸到下半导体层102。就是说，第三沟槽T3'的最下表面可以低于第一沟槽T1a的最下表面。
第三沟槽T3'可以有若干种形状。例如，如图所示，第三沟槽T3'的侧壁可以具有以一定角度倾斜的形状。或者，第三沟槽T3'的底表面与侧壁之间的连接部分可以具有圆化的形状。
第四沟槽T1b可以设置在第三沟槽T3'的一侧上。具体地，第一沟槽T1a可以设置在第三沟槽T3'的一侧上，第四沟槽T1b可以设置在第三沟槽T3'的另一侧上。就是说，第三沟槽T3'可以插置在第一沟槽T1a与第四沟槽T1b之间。
第四沟槽T1b可以形成在衬底100中。这里，第四沟槽T1b可以是形成在衬底100中以掩埋晶体管的栅电极的沟槽。此外，第四沟槽T1b可以是用于掩埋字线WL的存取栅极的沟槽。就是说，第四沟槽T1b可以形成在衬底100的与单位有源区AR重叠的区域中。第四沟槽T1b可以具有与第一沟槽T1a基本相同的形状。
第三源极/漏极区108a和第四源极/漏极区108b可以设置在第三沟槽T3'的两侧。具体地，第三源极/漏极区108a可以形成在第三沟槽T3'的一侧的上半导体层106中。此外，第四源极/漏极区108b可以形成在第三沟槽T3'的另一侧的上半导体层106中。
更具体地，第三源极/漏极区108a可以形成在第一沟槽T1a与第三沟槽T3'之间的上半导体层106中。此外，第四源极/漏极区108b可以形成在第三沟槽T3'与第四沟槽T1b之间的上半导体层106中。
第五源极/漏极区107b可以设置在第四沟槽T1b的一侧上。具体地，第四源极/漏极区108b和第五源极/漏极区107b可以设置在第四沟槽T1b的相反侧上。
第五源极/漏极区107b可以与第一源极/漏极区107a基本相同。就是说，第五源极/漏极区107b可以电连接到电容器400。因此，在一些实施方式中，两个半导体存储器件可以形成在单个单位有源区AR中。然而，本发明构思不限于此，并且一个或两个或更多个半导体存储器件可以形成在单个单位有源区AR中。
第三导电图案130'可以对应于图2A的直接接触DC。就是说，第三导电图案130'可以填充第三沟槽T3'。例如，第三导电图案130'可以形成为从第一层间绝缘层210的上表面延伸，穿过第一层间绝缘层210，并且完全地填充第三沟槽T3'。
结果，第三导电图案130'的上表面可以高于上半导体层的上表面，或者与上半导体层的上表面相同。此外，第三导电图案130'的下表面可以低于下半导体层的上表面，或者与下半导体层的上表面相同。
就是说，第三导电图案130'可以具有从位线BL延伸到下半导体层102的形状。结果，第三导电图案130'可以电连接第三源极/漏极区108a和位线BL。此外，第三导电图案130'可以电连接第四源极/漏极区108b和位线BL。就是说，第三源极/漏极区108a和第四源极/漏极区108b可以共享第三导电图案130'。此外，第三导电图案130'可以电连接上半导体层106和下半导体层102。
第四栅极绝缘层112b可以设置在第四沟槽T1b上。在该实施方式中，第四栅极绝缘层112b可以与第一栅极绝缘层112a基本相同。
第四导电图案114b可以设置在第四栅极绝缘层112b上。在本实施方式中，第四导电图案114b可以与第一导电图案114a基本相同。
第四盖层116b可以设置在第四导电图案114b上。在本实施方式中，第四盖层116b可以与第一盖层116a基本相同。
如果未被寻址，则掩埋绝缘层中会发生晶体管的沟道区与衬底隔离的浮体效应。浮体效应使晶体管的主体没有恒定的电压值，使得难以控制晶体管的阈值电压。当电荷在掩埋绝缘层上的衬底中累积时，会发生这样的浮体效应。例如，浮体效应会在NMOS器件中通过空穴在掩埋绝缘层上的衬底中的积累而发生。
然而，在一些实施方式中，第三导电图案130'可以延伸到下半导体层102以去除浮体效应。就是说，第三导电图案130'可以电连接上半导体层106和下半导体层102，以将上半导体层106中累积的电荷放电至下半导体层102。
此外，第三导电图案130'可以插置在第一导电图案114a与第四导电图案114b之间以防止字线之间的干扰。更具体地，第一导电图案114a可以形成单个字线WL，第四导电图案114b可以形成与该字线WL相邻的另一个字线WL。就是说，第三导电图案130'可以插置在相邻的字线WL之间以减少字线WL之间的干扰。
此外，第三导电图案130'可以具有从位线BL延伸到下半导体层102的形状。结果，第三导电图案130'的电阻减小，这使得可以改善作为电连接到位线BL的接触的性能。
结果，根据一些实施方式的半导体器件可以提供具有改善的性能的半导体器件。
在下文中，将参照图1和4描述根据本发明构思的一些实施方式的半导体器件。图4是用于说明根据本发明构思的一些实施方式的半导体器件的图。图4是示出沿图1的线A-A'截取的一些实施方式的剖视图。
参照图1和4，除了第二栅极绝缘层122、第二导电图案124和第二盖层126形成在第二沟槽T2中的构造以外，根据本实施方式的半导体器件与根据图3A和3B的半导体器件基本相同。
在一些实施方式中，第二栅极绝缘层122、第二导电图案124和第二盖层126与以上参照图2A和2B所述的那些相同。
结果，根据本实施方式的半导体器件可以减小高度集成的半导体器件中的泄漏电流。此外，根据本实施方式的半导体器件可以提供具有改善的性能的半导体器件。
在下文中，将参照图1和5描述根据本发明构思的一些实施方式的半导体器件。图5是用于说明根据本发明构思的一些实施方式的半导体器件的图。图5是示出沿图1的线A-A'截取的一些实施方式的剖视图。
参照图1和5，除了还包括第五导电图案115a、第六导电图案125和第七导电图案115b以外，根据该实施方式的半导体器件与根据图4的半导体器件基本相同。
第五导电图案115a可以设置在第一导电图案114a'上。第五导电图案115a可以填充第一沟槽T1a的至少一部分。例如，第五导电图案115a可以形成在第一沟槽T1a中以填充第一沟槽T1a的一部分，而没有完全地填充第一沟槽T1a。结果，第五导电图案115a的上表面可以低于上半导体层106的上表面。例如，第五导电图案115a可以成凹入的形式。
第五导电图案115a的功函数可以小于第一导电图案114a'的功函数。具体地，第一导电图案114a'可以包括高功函数材料，第五导电图案115a可以包括低功函数材料。例如，第一导电图案114a'可以包括具有比硅的中间带隙功函数(4.5eV)更大的功函数的材料，第五导电图案115a可以包括具有比这小的功函数的材料。
例如，第一导电图案114a'可以包括金属氮化物。例如，第一导电图案114a'可以包括钛氮化物(TiN)、钛铝氮化物(TiAlN)、铝掺杂钛氮化物(Al掺杂TiN)或其组合。
例如，第五导电图案115a可以包括金属化合物或金属碳化物。例如，第五导电图案115a可以包括钛铝(TiAl)、钛碳化物(TiC)、钛铝碳化物(TiAlC)、无氟钨(FFW)或其组合。
第六导电图案125可以设置在第二导电图案124'上。此时，第六导电图案125可以填充第二沟槽T2的至少一部分。例如，第六导电图案125可以形成在第二沟槽T2中以填充第二沟槽T2的一部分，而没有完全地填充第二沟槽T2。结果，第六导电图案125的上表面可以低于上半导体层106的上表面。例如，第六导电图案125可以成凹入的形式。
第六导电图案125的上表面可以低于第五导电图案115a的上表面。此外，如图5中所示，第六导电图案125的上表面可以低于掩埋绝缘层104的上表面。
在一些实施方式中，第二导电图案124'可以包括与第一导电图案114a'相同的材料。此外，第六导电图案125可以包括与第五导电图案115a相同的材料。
第七导电图案115b可以设置在第四导电图案114b'上。第七导电图案115b可以填充第四沟槽T1b的至少一部分。第七导电图案115b可以具有与第五导电图案115a基本相同的形状。
在一些实施方式中，第四导电图案114b'可以包括与第一导电图案114a'相同的材料。此外，第七导电图案115b可以包括与第五导电图案115a相同的材料。
包括高功函数材料的导电图案可以调节阈值电压。例如，第一导电图案114a'包含高功函数材料以提高阈值电压，并且可以降低晶体管的沟道剂量。结果，包含高功函数材料的第一导电图案114a'可以减小泄漏电流。
此外，包括低功函数材料的导电图案可以减小栅诱导漏极泄漏。如上所述，栅诱导漏极泄漏由源极/漏极区与栅极之间产生的电场导致。结果，包括低功函数材料的导电图案可以减小这样的电场从而减小栅诱导漏极泄漏。例如，第五导电图案115a可以重叠第一源极/漏极区107a和第三源极/漏极区108a。此外，因为第五导电图案115a包括低功函数材料，所以能减少栅诱导漏极泄漏。
因此，在根据本实施方式的半导体器件中，在高度集成的半导体器件中能进一步减小泄漏电流。此外，根据本实施方式的半导体器件可以提供具有改善的性能的半导体器件。
在下文中，将参照图1和6描述根据本发明构思的一些实施方式的半导体器件。图6是用于说明根据本发明构思的一些实施方式的半导体器件的视图。图6是示出沿图1的线A-A'截取的一些实施方式的视图。
参照图1和6，除了包括第一盖层116a'、第二盖层126'和第三盖层116b'以外，根据本实施方式的半导体器件与根据图5的半导体器件基本相同。
第一至第三盖层116a'、126'和116b'包括气隙。具体地，与图5的第一盖层116a不同，第一盖层116a'可以包括第一气隙G1。第一气隙G1可以沿第二方向X2在第一盖层116a'中延伸。
在图6中，第一气隙G1被示为椭圆形，但本发明构思不限于此。就是说，第一气隙G1可以取决于形成工艺而具有各种各样的形状。此外，多个第一气隙G1可以存在于第一盖层116a'中。
与图5的第二盖层126不同，第二盖层126'可以包括第二气隙G2。第二气隙G2可以大于第一气隙G1。第二气隙G2可以沿第二方向X2在第二盖层126'中延伸。像第一气隙G1一样，第二气隙G2可以具有各种各样的形状。此外，多个第二气隙G2可以存在于第二盖层126'中。
与图5中的第三盖层116b不同，第三盖层116b'可以包括第三气隙G3。第三气隙G3可以与第一气隙G1基本相同。
在半导体器件高集成度的情况下，可以减小半导体器件的导电图案之间的距离。这会增大导电图案之间的寄生电容，并且半导体器件的性能会劣化。然而，根据一些实施方式的半导体器件可以包括具有低介电常数的气隙以减小寄生电容。
因此，根据本实施方式的半导体器件可以进一步减小高度集成的半导体器件中的泄漏电流。此外，根据本实施方式的半导体器件可以提供具有改善的性能的半导体器件。
在下文中，将参照图7至18描述根据本发明构思的一些实施方式的制造半导体器件的方法。图7至18是在根据本发明构思的一些实施方式的制造半导体器件期间形成的中间结构的视图。图7至14A是沿图1的线A-A'截取的根据一些实施方式的中间剖视图。此外，图4B至14B是沿图1的线B-B'截取的根据一些实施方式的中间剖视图。
参照图7，提供了其中顺序地形成下半导体层102、掩埋绝缘层104和上半导体层106的衬底。例如，可以提供SOI(绝缘体上硅衬底)。
下半导体层102和上半导体层106可以用第一导电类型(例如P型)的杂质掺杂。此外，上半导体层106的上部可以用第二导电类型(例如N型)的杂质掺杂。因此，初始源极/漏极区101可以形成在上半导体层106上。
参照图1、8A和8B，第一沟槽T1a形成在上半导体层106中。第一沟槽T1a可以沿第二方向X2延伸。因此，第一源极/漏极107a和第二源极/漏极区108可以形成在第一沟槽T1a的两侧。
第一沟槽T1a可以使用蚀刻工艺形成。例如，第一沟槽T1a可以使用干蚀刻工艺形成。具体地，掩模图案可以形成在上半导体层106上。掩模图案可以暴露其中形成第一沟槽T1a的区域。掩模图案可以包括氧化物膜、氮化物膜、氮氧化物膜或其组合，但本发明构思不限于此。随后，由掩模图案暴露的部分可以被蚀刻以在上半导体层106内部形成第一沟槽T1a。
参照图1、9A和9B，第二沟槽T2形成在下半导体层102、掩埋绝缘层104和上半导体层106中。单位有源区AR和元件隔离区STI可以由第二沟槽T2限定。
具体地，衬底100的除了图1的单位有源区AR以外的剩余区域可以被蚀刻以形成第二沟槽T2。就是说，衬底100的其上形成第二沟槽T2的区域可以被定义为元件隔离区STI，衬底100的其上形成第一沟槽T1a的区域可以被定义为单位有源区AR。
参照图1、10A和10B，第一绝缘层112形成在上半导体层106、第一沟槽T1a和第二沟槽T2上。第一绝缘层112可以沿着上半导体层106、第一沟槽T1a和第二沟槽T2共形地形成。
第一绝缘层112可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜和高介电常数材料中的至少一种。这里，高介电常数材料可以包括例如HfO2、ZrO2和Ta2O5中的至少一种，但本发明构思不限于此。
参照图1、11A和11B，第一导电层114形成在第一绝缘层112上。第一导电层114可以形成为填充第一沟槽T1a和第二沟槽T2。
第一导电层114可以包括导电材料。例如，第一导电层114可以包括金属、多晶硅等，但本发明构思不限于此。在一些实施方式中，第一导电层114可以包括金属氮化物。
在根据本实施方式的制造半导体器件的方法中，可以省略形成元件隔离膜110的工艺。因此，在根据本实施方式的制造半导体器件的方法中，可以通过简化制造工艺降低制造成本。
然而，本发明构思不限于此，而是在形成第一导电层114之前，可以进一步包括形成用于填充第二沟槽T2的元件隔离膜110的工艺。在制造半导体器件的方法的一些实施方式中，第二沟槽T2可以在形成第一沟槽T1a之前形成。因此，元件隔离膜110可以在形成第一沟槽T1a之前形成。
参照图1、12A和12B，第一导电层114被蚀刻以形成蚀刻后的第一导电层114'。具体地，第一导电层114可以被蚀刻，使得蚀刻后的第一导电层114'的上表面低于上半导体层106的上表面。
蚀刻后的第一导电层114'可以使用回蚀工艺形成。例如，蚀刻后的第一导电层114'可以使用金属回蚀刻(MEB)工艺形成，但本发明构思不限于此。
参照图1、13A和13B，第二沟槽T2上的蚀刻后的第一导电层114'的一部分被进一步蚀刻以形成第一导电图案114a'和第二导电图案124'。具体地，蚀刻后的第一导电层114'被蚀刻，使得第二导电图案124'的上表面低于第一导电图案114a'的上表面。
就是说，蚀刻后的第一导电层114'在元件隔离区STI的部分可以被进一步蚀刻以在第二沟槽T2上形成第二导电图案124'。然而，单位有源区AR上的蚀刻后的第一导电层114'可以不被蚀刻。就是说，第一导电图案114a'可以具有与图12A和12B的第一沟槽T1a上的蚀刻后的第一导电层114'基本相同的形状。
第一导电图案114a'和第二导电图案124'可以使用回蚀刻工艺形成。例如，第一导电图案114a'和第二导电图案124'可以使用金属回蚀刻(MEB)工艺形成，但本发明构思不限于此。
参照图1、14A和14B，第五导电图案115a形成在第一导电图案114a'上，第六导电图案125形成在第二导电图案124'上。
第五导电图案115a和第六导电图案125的形成可以与第一导电图案114a'和第二导电图案124'的形成基本相同。例如，第五导电图案115a和第六导电图案125的形成可以包括第二导电层在图13A和13B的结构上的形成。随后，通过使用金属回蚀刻(MEB)工艺，第五导电图案115a可以形成在第一导电图案114a'上，第六导电图案125可以形成在第二导电图案124a'上。这里，第二导电层可以包括导电材料。在一些实施方式中，第二导电层可以包括金属氮化物或金属碳化物。
参照图15，第二绝缘层116形成在图14A和14B的结构上。第二绝缘层116可以形成为填充第一沟槽T1a和第二沟槽T2。
第二绝缘层116可以包括例如氧化物膜、氮化物膜、氮氧化物膜或其组合，但本发明构思不限于此。
在一些实施方式中，如图15中所示，包括第一空隙G1和第二空隙G2的第二绝缘层116可以被形成。包括第一气隙G1和第二气隙G2的第二绝缘层116的形成可以包括第二绝缘层116的粗略形成。例如，当沉积第二绝缘层116时，包括第一气隙G1和第二气隙G2的第二绝缘层116可以通过调节沉积速率而形成。在一些实施方式中，第一沟槽T1a和第二沟槽T2可以非常小。在这样的情况下，当第二绝缘层116快速沉积时，第二绝缘层116可以不完全地填充第一沟槽T1a，并且可以在第一沟槽T1a上形成第一气隙G1。同样地，第二绝缘层116可以不完全地填充第二沟槽T2，并且可以在第二沟槽T2上形成第二气隙G2。然而，本发明构思不限于此。
包括第一气隙G1和第二气隙G2的第二绝缘层116可以使用牺牲层形成。例如，第二绝缘层116被形成，牺牲膜被形成，并且牺牲膜被去除，从而形成包括第一气隙G1和第二气隙G2的第二绝缘层116。
参照图16，对图15的结果执行平坦化工艺以形成第一层间绝缘层210。
具体地，可以执行平坦化工艺，直到上半导体层106的上表面被暴露。就是说，可以执行平坦化工艺，直到上半导体层106的上表面上的第二绝缘层116被去除。因此，第一栅极绝缘层112a和第一盖层116a可以形成在第一沟槽T1a上。类似地，第二栅极绝缘层122和第二盖层126'可以形成在第二沟槽T2上。
虽然平坦化工艺可以使用化学机械抛光(CMP)工艺，但本发明构思不限于此。
随后，第一层间绝缘层210可以形成在图15的由平坦化工艺导致的结构上。
参照图17，第三沟槽T3'形成在下半导体层102、掩埋绝缘层104和上半导体层106内部。
具体地，第一层间绝缘层210、下半导体层102、掩埋绝缘层104和上半导体层106中的一些可以被蚀刻以形成第三沟槽T3'。第三沟槽T3'可以使用蚀刻工艺形成。例如，第三沟槽T3'可以使用干蚀刻工艺形成。
参照图18，第三导电层130在第三沟槽T3'和第一层间绝缘层210上形成。第三导电层130可以形成为掩埋第三沟槽T3'。
第三导电层130可以包括导电材料。例如，第三导电层130可以包括金属、多晶硅等，但本发明构思不限于此。
随后，第三导电层130可以被图案化以形成图6的第三导电图案130'。随后，位线BL、第二层间绝缘层220、掩埋接触310、第三层间绝缘层230、着落垫320和电容器400可以被形成，以制造根据图6的半导体器件。
虽然已经参照本发明的示例性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种各样的改变而不背离如由所附权利要求限定的本发明构思的精神和范围。示例性实施方式应仅在描述性的意义上被理解，并且不是为了限制的目的。
本申请要求2017年4月12日向韩国知识产权局提交的韩国专利申请第10-2017-0047490号的优先权，其公开通过引用全文合并于此。