半导体元件的制造方法与流程
本案是关于一种半导体元件及其制造方法。
背景技术：
集成电路(integratedcircuit,ic)的制造已经通过增加在半导体元件中形成的集成电路的密度来驱使。这通过实现更激进设计规则以允许形成更大密度的集成电路装置来达成。尽管如此，增加集成电路装置(诸如晶体管)的密度亦增加具有减小的特征大小的处理半导体元件的复杂性。
技术实现要素：
于一或多个实施方式中，一种半导体元件的制造方法包含：在半导体基材上形成第一高介电常数介电层；在第一高介电常数介电层上形成第二高介电常数介电层，其中第二高介电常数介电层包含与第一高介电常数介电层的材料不同的材料；退火第一高介电常数介电层以及第二高介电常数介电层，使得第一高介电常数介电层与第二高介电常数介电层相互扩散；以及在第二高介电常数介电层上形成栅电极。
附图说明
当结合随附附图阅读时，自以下详细描述将很好地理解本揭示的态样。应注意，根据工业中的标准实务，各个特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1a、图2、图3、图4、图5、图6、图7、图8及图9a是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图1b是图示用于图1a的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图；图1c至图1i是根据本揭示的一些实施方式的在与图1a实质上相同的制造阶段处的一些其他半导体元件的横截面图；图9b是沿着图9a中的线b-b的横截面图；图9c是图9a中的半导体元件的俯视图；
图10、图11a及图12a是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图11b是图示用于图11a的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图；图12b是沿着图12a中的线b-b的横截面图；图12c是图12a中的半导体元件200的俯视图；
图13a至图13j是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图13k是沿着图13j中的线k-k的横截面图；图13l是图13j中的半导体元件的俯视图；
图14a至图14k是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件的横截面图；图14l是沿着图14k中的线l-l的横截面图；图14m是图14k中的半导体元件的俯视图；
图15a至图15g是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管(finfield-effecttransistor,finfet)元件的立体图；
图16a至图16c是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管元件的立体图；
图17、图18、图19a、图20a、图21a、图22a、图23a及图24a以及图25至图27是根据本揭示的一些实施方式的分别在各个制造阶段处的环绕式栅极(gate-all-around,gaa)元件的立体图及横截面图；图19b、图20b、图21b、图22b、图23b及图24b是分别沿着图19a、图20a、图21a、图22a、图23a及图24a中的线b’-b’的横截面图；图24c是沿着图24a中的线c’-c’的横截面图；图24d是图24a中的环绕式栅极元件的俯视图；
图28a至图28c是根据本揭示的一些实施方式的在各个制造阶段处的环绕式栅极元件的横截面图；
图29a、图29b及图29c是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体(topologicalinsulator,ti)场效元件的立体图；图29d是沿着图29c中的线d’-d’的横截面图；
图30a、图30b及图30c是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体场效元件的立体图；
图31a是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的俯视图；图31b及图31c是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的不同侧视图；
图32是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件的侧视图；
图33是根据本揭示的一些实施方式的示例性多腔室处理系统的示意性俯视图。
具体实施方式
以下揭示内容提供许多不同实施方式或实例，以便实施所提供标的的不同特征。下文描述部件及排列的特定实例以简化本揭示。当然，此等仅为实例且并不意欲为限制性。例如，以下描述中在第二特征上方或第二特征上形成第一特征可包含以直接接触形成第一特征及第二特征的实施方式，且亦可包含在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施方式。另外，本揭示可在各个实例中重复元件符号及/或字母。此重复是出于简便性及清晰的目的且本身并不指示所论述的各个实施方式及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述诸图中所示出的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且由此可类似解读本文所使用的空间相对性描述词。
本揭示的实施方式提供了改良的高介电常数介电层，其可在各种元件类型的任一种中采用。例如，本揭示的实施方式可用于形成栅极堆叠，此等栅极堆叠适于在平面主体金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistors,mosfet)、多栅极晶体管(平面或垂直，诸如鳍式场效晶体管元件、环绕式栅极(gate-all-around,gaa)元件、ω栅极(ω-栅极)元件或pi栅极(π-栅极)元件)以及应变半导体元件、绝缘体覆硅(silicon-on-insulator,soi)元件、部分耗尽绝缘体覆硅元件、全部耗尽绝缘体覆硅元件或类似者中使用。此外，可在形成p型及/或n型元件时采用本文揭示的实施方式。
图1a、图2、图3、图4、图5、图6、图7、图8及图9a是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件100的横截面图。图1b是图示用于图1a的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图。图1c至图1i是根据本揭示的一些实施方式的在与图1a实质上相同的制造阶段处的一些其他半导体元件的横截面图。图9b是沿着图9a中的线b-b的横截面图，并且图9c是图9a中的半导体元件100的俯视图。
参考图1a。介电堆叠110在基材102上方形成。基材102可为主体硅基材。于一些实施方式中，基材102可包含：元素半导体，诸如呈结晶结构的硅(si)或锗(ge)；化合物半导体，诸如碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、及/或锑化铟(insb)；合金半导体，诸如锗硅(sige)、砷化铟镓(ingaas)；或其组合。于一些实施方式中，基材102具有(001)表面定向。例如，基材102是具有(001)表面定向的gaas基材。可能的基材102亦包含绝缘体覆硅基材。绝缘体覆硅基材使用通过布植氧分离(simox)、晶圆接合、及/或其他适宜方法来制造。一些示例性基材102亦包含绝缘体层。绝缘体层包含适宜材料，诸如氧化硅、蓝宝石及/或其组合。示例性绝缘体层可为埋入的氧化物层(buriedoxidelayer,box)。绝缘体通过一或多个适宜制程形成，此适宜制程诸如布植(例如，simox)、氧化、沉积及/或其他适宜制程。在一些示例性半导体基材102中，绝缘体层是绝缘体覆硅基材的组分(例如，层状结构)。
基材102亦可包含各种掺杂区域。掺杂区域可掺杂有：p型掺杂剂，诸如硼或bf2；n型掺杂剂，诸如磷或砷；或其组合。掺杂区域可直接在基材102上、在p阱结构中、在n阱结构中、在双阱结构中及/或使用突起结构形成。基材102可进一步包含各种主动区域，诸如经配置为用于n型金属氧化物半导体晶体管元件的区域以及经配置为用于p型金属氧化物半导体晶体管元件的区域。
于一些实施方式中，介电堆叠110是多层结构。于一些实施方式中，介电堆叠110中的层是具有与氧化硅的介电常数(约3.9)相比较高的介电常数的高介电常数介电质。例如，于一些实施方式中，介电堆叠110的层中的至少一者是由金属氧化物(诸如al2o3、ga2o3、in2o3或类似者)制成。于一些实施方式中，介电堆叠110的层中的至少一者是由过渡金属氧化物(诸如hfo2、zro2、tio2或类似者)制成。于一些实施方式中，介电堆叠110的层中的至少一者由稀土金属氧化物(诸如sc2o3、y2o3、la2o3、ce2o3、pr2o3、nd2o3、pm2o3、sm2o3、eu2o3、gd2o3、tb2o3、dy2o3、ho2o3、er2o3、tm2o3yb2o3、lu2o3或类似者)制成。于一些实施方式中，介电堆叠110的层中的至少一者是由具有式axb2-xo3的混合氧化物制成，其中a可以是非稀土金属或稀土金属，b可以是与a不同的非稀土金属或稀土金属。
于一些实施方式中，介电堆叠110中的层的排列是周期的并且表达为：
(l1/l2/…/ln)/(l1/l2/…/ln)/…/(l1/l2/…/ln)；
其中l1、l2、…、ln分别表示介电堆叠110中的层，层l1、l2、…、ln中的至少两层可由彼此不同的材料所制成的或可由相同的材料所制成的，n层的组合(l1/l2/…/ln)被称为介电堆叠110的周期单元，并且n是整数(＞1)且表示周期单元中层的数量。注意到，介电堆叠110中层的数量可取决于半导体元件100的实际设计而变化。
例如，用于先前提及的介电堆叠110的周期规则的参数可为n＝2，l1＝y2o3，并且l2＝al2o3。在此种情况下，介电堆叠110是y2o3层/al2o3层/y2o3层/al2o3层/…/y2o3层/al2o3层的堆叠。将图1a视为示例性实施方式，介电堆叠110包含四层112、114、116及118。在此实施方式中，层112是由y2o3制成，层114是由al2o3制成，层116是由y2o3制成，并且层118是由al2o3制成。亦即，al2o3层及紧邻层al2o3的y2o3层是组合用作介电堆叠110的周期单元。在所描绘的实施方式中，在介电堆叠110中存在两个周期单元，但本揭示不限于此。由于介电堆叠110中有一个以上的周期单元，al2o3层及y2o3层以交替方式排列。于一些实施方式中，层112、114、116及118的厚度实质上相同，但本揭示不限于此。于一些实施方式中，介电堆叠110中的最低层(例如，层112)是由y2o3制成，使得介电堆叠110中的al2o3层与基材102分离。在其中基材102是具有(001)表面的gaas基材的一些实施方式中，若al2o3层直接在gaas基材102的(001)表面上形成，则铝可从al2o3层扩散到gaas基材102中。然而，在本实施方式中，因为介电堆叠110中的al2o3层与基材102分离，可以缓解铝扩散。换言之，无铝高介电常数介电层112插入gaas基材102与含铝高介电常数介电层114之间，使得含铝高介电常数介电层114可以与gaas基材102分离。
于一些实施方式中，介电堆叠110使用一或多个原子层沉积(atomiclayerdeposition,ald)制程p1形成。原子层沉积制程p1采用在制程中可以与表面反应或化学吸附在基材上以相继累积沉积层的前驱物材料，每个沉积层具有约一原子层厚度的特征。在适当选择的制程条件下，化学吸附反应具有自我限制特征，意味着在每个反应循环中沉积的前驱物材料量是固定的，并且将前驱物材料限于在表面上生长，并且由此可以由所应用的生长循环的次数来容易且精确地控制膜厚度。在图1a中，层112使用原子层沉积制程p1沉积并且因此具有基于原子层沉积制程p1的沉积循环的厚度。每个循环中的前驱物(及/或反应物)可以是相同或不同的。
原子层沉积制程p1可包含多个反应循环以形成期望厚度的层112。因此，层112的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含三个循环以形成具有从约
于一些实施方式中，用于形成层112的原子层沉积制程p1在从约250℃至约300℃的温度范围中、在从约4至约6托的压力范围中执行，并且利用y(etcp)3作为前驱物及h2o作为共反应物。于一些实施方式中，用于形成层112的原子层沉积制程p1在从约200℃至约400℃的温度范围中、在从约4至约6托的压力范围中执行，并且利用y(cp)3作为前驱物及h2o作为共反应物。于一些实施方式中，用于形成层112的原子层沉积制程p1在从约150℃至约300℃的温度范围中、在从约4至约6托的压力范围中执行，并且利用y(ipr2amd)3作为前驱物及h2o作为共反应物。于一些实施方式中，用于形成层112的原子层沉积制程p1在从约250℃至约350℃的温度范围中、在从约4至约6托的压力范围中执行，并且利用y(thd)3作为前驱物及h2o作为共反应物。若用于形成层112的原子层沉积制程p1的条件超出以上范围，则层112的厚度可能在约
在沉积y2o3层112之后，若层114由al2o3制成，则层114可使用另一原子层沉积制程p1来沉积在层112上。于一些实施方式中，原子层沉积制程p1可包含三个循环以形成具有从约
于一些实施方式中，层112及114在相同处理设备中原位沉积(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，层112及114在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。例如，参见图33，示出了示例性多腔室处理系统50的示意性俯视图。于一些实施方式中，如图33所示，系统50可以等效地称为“群集工具”。系统50可大体包含装载闸腔室52及54、晶圆搬运腔室56、及多个处理腔室1-6。在各个实施方式中，装载闸腔室52及54提供将基材传送进出系统50。在各个实施方式中，系统50是在真空下，并且装载闸腔室52及54可能“泵下”引入系统50中的基材(例如，通过机械泵及/或涡轮分子泵)。于一些实施方式中，装载闸腔室52及54可适于接收单个晶圆或多个晶圆(例如，载入盒中)。举例而言，装载闸腔室52及54可通过闸阀与晶圆搬运腔室56分离，从而当排气装载闸腔室52及54中的一个或两个时允许晶圆搬运腔室56保持在真空下。
在各个实施方式中，晶圆搬运腔室56装备有自动机器人臂，其可沿着水平、垂直及/或旋转轴中的任一个平滑地移动，以便在装载闸腔室52及54与基材处理腔室1-6中的任一个之间传送基材。每个处理腔室1-6可经配置为执行数个基材处理操作，诸如原子层沉积、化学气相沉积(chemicalvapordeposition,cvd)、物理气相沉积(physicalvapordeposition,pvd)、磊晶、蚀刻、预处理/预浸泡、除气、退火以及数个度量操作，诸如x-射线光电子光谱(x-rayphotoelectronspectroscopy,xps)分析、原子力显微镜(atomicforcemicroscope,afm)分析及/或其他适宜处理或度量操作。在各个实施方式中，系统50可具有更多或更少的处理腔室。
于一些实施方式中，使用原子层沉积制程来原位形成层112、114、116及118中的至少两个。举例而言，形成层112的原子层沉积制程、形成层114的原子层沉积制程、形成层116的原子层沉积制程及形成层118的原子层沉积制程在相同处理腔室(例如，为原子层沉积处理腔室的处理腔室1-6中的一个)中执行。更详细而言，在沉积层112之后并且在沉积层114之前，层112不暴露至处理腔室(例如，处理腔室1-6中的一个)外部的外部环境。类似地，在沉积层114之后并且在沉积层116之前，层114不暴露至处理腔室(例如，处理腔室1-6中的一个)外部的外部环境，并且在沉积层116之后并且在沉积层118之前，层116不暴露至处理腔室(例如，处理腔室1-6中的一个)外部的外部环境。
于一些实施方式中，用于沉积层114的原子层沉积制程p1在从约150℃至约350℃的温度范围中、在从约8至约10托的压力范围中执行，并且利用tma作为前驱物及h2o作为共反应物。于一些实施方式中，用于沉积层114的原子层沉积制程p1在从约25℃至约150℃的温度范围中、在从约8至约10托的压力范围中执行，并且利用tma作为前驱物及o2作为共反应物。于一些实施方式中，用于沉积层114的原子层沉积制程p1在从约150℃至约300℃的温度范围中、在从约8至约10托的压力范围中执行，并且利用tma作为前驱物及o3作为共反应物。若用于形成层114的原子层沉积制程p1的条件超出以上范围，则层114的厚度可能在约
在沉积层114之后，分别由y2o3及al2o3制成的层116及118在层114上按顺序沉积，以便形成介电堆叠110。于一些实施方式中，层116及118通过与层112及114实质上相同的方法形成，并且因此出于简便性的缘故不再重复描述。于一些实施方式中，介电堆叠110的层中的至少一者通过使用气相沉积方法来形成。于一些实施方式中，介电堆叠110的层中的至少一者使用沉积技术形成，此沉积技术诸如分子层沉积(molecularlayerdeposition,mld)、化学气相沉积、溅镀、分子束磊晶(molecularbeamepitaxy,mbe)、化学束磊晶(chemicalbeamepitaxy,cbe)或类似者。在其中基材102是砷化镓的一些实施方式中，基材102可以在半导体晶圆(未图示)上使用分子束磊晶制程来磊晶生长。于一些实施方式中，分子束磊晶制程及原子层沉积制程p1在不同处理腔室(例如，如图33所示的处理腔室1-6中的两个)中执行。
参考图1b。图1b是图示在魏加氏定律(vegard'slaw)下介电常数随y2o3层与al2o3层的厚度比变化的图，其中此函数表示为直线ll1。y2o3的介电常数是位于约14至约18的范围中，而al2o3的介电常数是位于约7至约10的范围中。大体上，由y2o3层及al2o3层构成的介电堆叠的介电常数实质上满足魏加氏定律并且因此是在约8.5与约16之间的直线ll1上。例如，多层介电堆叠的介电常数可为直线ll1上的值cv1。
然而，若介电堆叠的每层(例如，介电堆叠110的每层112、114、116、118)具有小于约
反之，若介电堆叠的y2o3层或al2o3层大于约
于一些实施方式中，介电堆叠110可替换为图1c至图1h所示的介电堆叠中的一个。于一些实施方式中，如图1c所示，介电堆叠110’中的至少两层具有不同材料。在图1c中，介电堆叠110’中的层112’、114’、116’及118’具有约5:3:3:6的厚度比。例如，层y2o3/al2o3/y2o3/al2o3的厚度实质上分别是约5nm/3nm/3nm/6nm，但本揭示不限于此。
于一些实施方式中，用于先前提及的介电堆叠120的周期规则的参数可为n＝3，l1＝y2o3，l2＝al2o3，并且l3＝hfo2。在此种情况下，介电堆叠120是y2o3层/al2o3层/hfo2层/y2o3层/al2o3层/hfo2层/…/y2o3层/al2o3层/hfo2层的堆叠。将图1d视为示例性实施方式，介电堆叠120包含六层121、122、123、124、125及126。在此实施方式中，层121是由y2o3制成，层122是由al2o3制成，层123是由hfo2制成，层124是由y2o3制成，层125是由al2o3制成，并且层126是由hfo2制成。亦即，相继排列的al2o3层、y2o3层及hfo2层是组合用作介电堆叠120的周期单元。在所描绘的实施方式中，在介电堆叠120中存在两个周期单元，但本揭示不限于此。于一些实施方式中，介电堆叠120可为(y2o3层/al2o3层/y2o3层/hfo2层)及(y2o3层/al2o3层/y2o3层/hfo2层)的堆叠，其中在如先前提及的周期规则中，l1＝l3＝y2o。于一些实施方式中，层121、122、123、124、125及126的厚度实质上相同，但本揭示不限于此。于一些实施方式中，由y2o3制成的介电堆叠120中的层的一者与基材102接触，并且由al2o3或hfo2制成的介电堆叠120中的层与基材102分离。
于一些实施方式中，如图1e所示，介电堆叠130中的层的排列是周期的并且表达为：
(l1/l2/…/ln)*a(l’1/l’2/…/l’m)*b；其中l1、l2、…、ln分别表示介电堆叠140中的第一周期分层结构的层，层l1、l2、…、ln是由彼此不同的材料制成，n层的组合(l1/l2/…/ln)被称为第一周期分层结构的第一周期单元，l’1、l’2、…、l’m分别表示介电堆叠140中的第二周期分层结构的层，层l’1、l’2、…、l’m是由彼此不同的材料制成，m层的组合(l’1、l’2、…、l’m)被称为第二周期分层结构的第二周期单元，n是整数(>1)并且表示第一周期单元中的层数量，m是整数(>1)并且表示第二周期单元中的层数量；a是整数(>1)，表示第一周期单元的重复次数；以及b是整数(>1)，表示第二周期单元的重复次数。
例如，用于先前提及的介电堆叠130的周期规则的参数可为n＝3，a＝2，m＝2，b＝3，l1＝y2o3，l2＝al2o3，l3＝hfo2，l’1＝la2o3，l’2＝zro2。在此种情况下，介电堆叠130包含层131、132、133、134、135、136、141、142、143、144、145及146，并且被分为彼此相邻的两种类型的周期分层结构，亦即，第一及第二周期分层结构。第一周期分层结构包含层131、132、133、134、135及136，并且具有由相继排列的y2o3层、al2o3层及hfo2层构成的第一周期单元。在所描绘的实施方式中，在第一周期分层结构中存在两个第一周期单元，但本揭示不限于此。因此，第一周期分层结构可为y2o3层/al2o3层/hfo2层/y2o3层/al2o3层/hfo2层的堆叠。第二周期分层结构包含层141、142、143、144、145及146，并且具有由相邻la2o3层及zro2层构成的第二周期单元。在第二周期分层结构中的第二周期单元的重复次数是三，但本揭示不限于此。因此，第二周期分层结构可为la2o3/zro2/la2o3/zro2/la2o3/zro2的堆叠。随后，介电堆叠130是y2o3层(层131)/al2o3层(层132)/hfo2层(层133)/y2o3层(层134)/al2o3层(层135)/hfo2层(层136)/la2o3层(层141)/zro2层(层142)/la2o3层(层143)/zro2层(层144)/la2o3层(层145)/zro2层(层146)的堆叠。
于一些实施方式中，如图1f所示，介电堆叠150中的层的排列是非周期分层结构，并且表达为：
l”1/l”2/…/l”k；其中l”1、l”2、…、l”k表示介电堆叠150的层，层l”1、l”2、…、l”k是由彼此不同的材料制成，并且k是整数并表示非周期分层结构中层的数量。将图1f视为示例性实施方式，用于先前提及的介电堆叠150的周期规则的参数可为k＝5，l”1＝y2o3，l”2＝al2o3，l”3＝hfo2，l”4＝la2o3，l”5＝zro2。介电堆叠150包含层151、152、153、154及155并且是y2o3层(层151)/al2o3层(层152)/hfo2层(层153)/la2o3层(层154)/zro2层(层155)的堆叠。
于一些实施方式中，如图1g所示，介电堆叠160中的层的排列是具有至少一个周期分层部分及至少一个非周期分层部分的分层结构，并且表达为：
(lp/lnp)；
(lnp/lp)；
(lp/lnp/lp/lnp/…/lp或lnp)；以及
(lnp/lp/lnp/lp/…/lp或lnp)；其中lp表示介电堆叠160中的周期分层部分，诸如图1a、图1b、图1c及图1d所示；以及lnp表示介电堆叠160中的非周期分层部分，诸如图1e所示。然而，周期分层部分及非周期分层部分的排列不限于此。于一些实施方式中，介电堆叠160可以是周期分层部分及非周期分层部分的任何组合。于一些实施方式中，介电堆叠160中的周期分层部分lp是相同的。于一些实施方式中，介电堆叠160中的周期分层部分lp中的至少两个彼此不同。于一些实施方式中，介电堆叠160中的非周期分层部分lnp是相同的。于一些实施方式中，介电堆叠160中的非周期分层部分lnp中的至少两个彼此不同。
将图1g视为示例性实施方式，用于先前提及的介电堆叠160的周期规则的参数可为lp1＝y2o3/al2o3/y2o3/al2o3，lp2＝hfo2/zro2/hfo2/zro2/hfo2/zro2，并且lnp＝la2o3/lu2o3/eu2o3。随后，介电堆叠160可为
的堆叠。在此种情况下，介电堆叠160包含y2o3层112、al2o3层114、y2o3层116、y2o3层118、hfo2层161、zro2层162、hfo2层163、zro2层164、hfo2层165、zro2层166、la2o3层171、lu2o3层172及eu2o3层173，并且被分为第一周期分层部分lp1及第二非周期分层部分lp2以及第一非周期分层部分lnp1。第一周期分层部分lp1包含层112、114、116及118，并且具有由相邻y2o3层及al2o3层构成的第一周期单元。第一周期分层部分lp1中的第一周期单元的重复次数是二，但本揭示不限于此。第二周期分层部分lp2包含层161、162、163、164、165及166并且具有由相邻hfo2层及zro2层构成的第二周期单元。第二周期分层部分lp2中的第二周期单元的重复次数是三，但本揭示不限于此。第一非周期分层部分lnp1包含分别由la2o3、lu2o3及eu2o3制成的层171、172及173，但本揭示不限于此。于一些实施方式中，第一周期分层部分lp1邻近第二周期分层部分lp2并且与基材102接触。第一非周期分层部分lnp1与第一周期分层部分lp1通过第二周期分层部分lp2间隔开。
于一些实施方式中，在图1h中，介电堆叠160’类似于图1g所示的介电堆叠160，差异在于第一周期分层部分lp1及第二周期分层部分lp2与第一非周期分层部分lnp1在介电堆叠160’中的排列不同于在介电堆叠160
中的排列。如图1h所示，介电堆叠160’以诸如下列的方式来排列：
于一些实施方式中，第一非周期分层部分lnp1经设置在第一周期分层部分lp1与第二周期分层部分lp2之间。第一周期分层部分与第二周期分层部分通过第一非周期分层部分lnp1间隔开。
于一些实施方式中，在图1i中，介电堆叠160”类似于图1g所示的介电堆叠160’，差异在于介电堆叠160”进一步包含第二非周期分层部分lnp2。如图1i所示，介电堆叠160”是下列的堆叠
于一些实施方式中，介电堆叠160”中的第二周期分层部分lp2’具有由hfo2层及zro2层构成的第二周期单元。如图1g所示，第二周期分层部分lp2’中的第二周期单元重复了两次而非三次，但本揭示不限于此。此外，第二非周期分层部分lnp2包含分别由gd2o3及lu2o3制成的层，但本揭示不限于此。
如图1i所示，周期分层部分及非周期分层部分以交替方式排列。换言之，第一周期分层部分lp1经设置在第一非周期分层部分lnp1与第二非周期分层部分lnp2之间。第二非周期分层部分lnp2经设置在第一周期分层部分lp1与第二周期分层部分lp2之间。介电堆叠160”与基材102通过第一非周期分层部分lnp1接触。
参考图2。在形成介电堆叠110(如图1a所示)之后，金属层180在介电堆叠110上方形成并且与介电堆叠110的层118接触。金属层180是由下列制成：金属，诸如mo、ru、ti、ta、w、hf或其组合；金属氮化物，诸如mon、wn、tin、tan、taaln、tasin或其组合。形成金属层180包含例如cvd、pvd、原子层沉积、类似者或其组合。
参考图3。图案化金属层180，从而在金属层180中形成开口，使得暴露出介电堆叠110的层118的区域。于一些实施方式中，使用微影及蚀刻技术来图案化金属层180。
参考图4及图5。在图案化金属层180之后，在基材102中使用布植制程p3来形成源极/漏极区域190。在说明性实施方式中，在布植制程p3之前，在图案化的金属层180(亦可以被称为栅电极181)上形成图案化的光阻剂182。源极/漏极区域190随后通过离子布植制程p3使用图案化的光阻剂182作为遮罩来形成。于一些实施方式中，源极/漏极区域190布植有n型掺杂剂。于一些实施方式中，源极/漏极区域190布植有p型掺杂剂。在布植制程p3之后，使用丙酮移除图案化的光阻剂182，并且所得结构在图5中图示。于一些实施方式中，在移除光阻剂182之后，源极/漏极区域190中的掺杂剂可以使用例如退火制程来激活。
参考图6。介电堆叠110使用适宜微影及蚀刻技术来图案化，并且图案化的介电堆叠110在栅电极181下方的一部分可以用作栅极介电堆叠111。栅极介电堆叠111及其上的栅电极181的组合可以等效地被称为栅极结构191。此外，图案化的介电堆叠110的一部分余留在基材102上并且未由栅电极181覆盖。
参考图7及图8。源极/漏极接触层192及194在源极/漏极区域190上形成。于一些实施方式中，如下文描述，形成源极/漏极接触层192及194涉及升离(lift-off)技术。
如图7所示，遮罩层115经涂布在图案化的介电堆叠110及栅极结构191上。于一些实施方式中，遮罩层115可包含聚甲基丙烯酸甲酯(polymethylmethacrylate,pmma)或具有适当最佳化的其他聚合物以激活平坦化。于一些实施方式中，遮罩层115可包含sio2或si，此sio2或si通过下列中的任一项来沉积：电浆增强化学气相沉积(plasmaenhancedchemicalvapordeposition,pecvd)或物理气相沉积或旋涂技术，并且可用作图案转移的硬遮罩。可用于遮罩层115的其他材料包含si3n4、氮氧化硅、溅镀的硅、非晶硅(例如，通过化学气相沉积方法)及非晶碳(例如，通过物理气相沉积或化学气相沉积方法)。于一些实施方式中，遮罩层115可包含光阻材料。
源极/漏极接触层192及194(具体地，低电阻金属，诸如铜、金、银、铂或其他贵金属)通过电阻式热蒸发或低温沉积技术按顺序沉积。
其后，半导体元件100浸没在将与遮罩层115反应的适当溶剂的槽内。遮罩层115膨胀、溶解及升离遮罩层115的表面上的源极/漏极接触层192及194，从而将源极/漏极接触层192及194的部分余留在源极/漏极区域190上方。图8中图示了所得结构。
任何剩余遮罩层115视情况通过另一溶剂或通过适当电浆化学试剂来清洗以控制缺陷密度。适宜溶剂的实例包含二甲苯及金属异丁基酮(xyleneandmethyliso-butylketone,mibk)。于一些实施方式中，此制程在搅拌下在超音波浴中施行，以增强不当金属化的升离。
参考图9a、图9b及图9c。在形成源极/漏极接触层192及194之后，在源极/漏极接触层192及194上执行退火制程p4，并且因此导致在源极/漏极接触层192与194之间形成欧姆接触。所得源极/漏极接触层192及194可以组合被称为源极/漏极区域190上方的源极/漏极接触195。
图10、图11a及图12a是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件200的横截面图。图11b是图示用于图11a的示例性结构的介电常数随着在两个不同高介电常数介电层之间的厚度比变化的图。图12b是沿着图12a中的线b-b的横截面图。图12c是图12a中的半导体元件200的俯视图。
参考图10。介电堆叠210在基材202上方形成。基材202是由与图1a所示的基材102实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。于一些实施方式中，介电堆叠210是双层结构，并且包含由不同高介电常数介电材料制成的第一层212及第二层214。例如，于一些实施方式中，介电堆叠210的第一及/或第二层是由金属氧化物(诸如al2o3、ga2o3、in2o3或类似者)制成。于一些实施方式中，介电堆叠210的第一及/或第二层是由过渡金属氧化物(诸如hfo2、zro2、tio2或类似者)制成。于一些实施方式中，介电堆叠210的第一及/或第二层是由稀土金属氧化物(诸如sc2o3、y2o3、la2o3、ce2o3、pr2o3、nd2o3、pm2o3、sm2o3、eu2o3、gd2o3、tb2o3、dy2o3、ho2o3、er2o3、tm2o3yb2o3、lu2o3或类似者)制成。于一些实施方式中，介电堆叠210的第一及/或第二层是由具有式axb2-xo3的混合氧化物制成，其中a可以是非稀土金属氧化物或稀土金属氧化物，b可以是与a不同的非稀土金属氧化物或稀土金属氧化物。
如图10所示，介电堆叠210中的第一层212是由y2o3制成，并且第二层214是由al2o3制成。于一些实施方式中，第一层212经设置在基材202与第二层214之间并且与基材202接触。第二层214与基材202分离并且与第一层212接触。
于一些实施方式中，采用原子层沉积制程p1来形成第一层212。因此，层212的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约10次至约20次的循环)来形成具有从约2.1nm至约2.5nm变化的厚度的第一层212，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约16次的循环。在沉积由y2o3制成的第一层212之后，若第二层214由al2o3制成，则第二层214使用另一原子层沉积制程p1沉积在第一层212上。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约50次至约60次的循环)以形成具有从约4.8nm至约5.2nm变化的厚度的第二层214，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约56次的循环。尽管第一层212及第二层214的厚度是不同的，其等均小于约10nm，这继而将有利于使用在稍后阶段中执行的退火制程p2(如图11a所示)的介电增强。例如，若层212或214的厚度大于约10nm，则用于增强介电常数的退火持续时间可能过长，这继而将导致在介电层210’(如图11a所示)与基材202之间的不当的相互扩散。于一些实施方式中，第一层212及第二层214在相同处理设备中原位形成(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，第一层212及第二层214在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。
参考图11a。在形成图10所示的介电堆叠210之后，退火制程p2在介电堆叠210上执行以增强介电堆叠210的介电常数。以此方式，所得介电层210’可以具有与未退火的介电堆叠210相比更高的介电常数。此外，退火制程p2将导致在第一介电层212与第二介电层214之间的相互扩散。于一些实施方式中，相互扩散可导致将第一介电层212及第二介电层214合并为介电层210’，而不具有可区分界面。于一些实施方式中，退火制程p2在从约200℃至约1200℃的温度范围中执行。例如，若退火制程p2的温度低于约200℃，则介电层210’的y2o3浓度及/或al2o3浓度将不均匀分布，这继而可在介电层210’中导致不均匀的介电常数分布。若退火制程p2的温度大于约1200℃，不当的相互扩散可在介电层210’与基材202之间发生。于一些实施方式中，退火制程p2在空气中执行。于一些实施方式中，退火制程p2在惰性气体(诸如n2、he、ar或其组合)中执行。于一些实施方式中，退火制程p2在气体(诸如o2、h2或其组合)中执行。在图11a中，退火制程p2在图10所示的具有从约800℃至约1100℃变化的退火温度的介电堆叠210上并且在含氦大气中执行。
因为介电层210’的y2o3浓度及/或al2o3浓度均匀分布，在介电层210’的顶部处的y2o3浓度实质上等于在介电层210’的底部处的y2o3浓度，及/或在介电层210’的顶部处的al2o3浓度实质上等于在介电层210’的底部处的al2o3浓度。因此，介电层210’的整体具有实质上均匀的介电常数。
参考图11b。图11b是图示在魏加氏定律下介电常数随着y2o3层al2o3与层的厚度比变化的图，其中此函数表示为直线ll2。y2o3的介电常数是位于约14至约18的范围中，而al2o3的介电常数是位于约7至约10的范围中。若包含各者厚于约
然而，若退火制程p2在介电堆叠(例如，介电堆叠210)上执行，则发生在不同介电层之间的相互扩散并且可以增强介电堆叠的极化性，这继而将改良介电堆叠的介电常数。例如，若介电堆叠是由交替堆叠的y2o3层及al2o3层制成，于退火制成前介电堆叠的介电常数为ev2，非常接近直线ll2上的对应值cv2，退火制程p2在从约800℃至约1100℃的温度下在介电堆叠上执行以形成介电层，并且所得介电层的介电常数可以增强至高于直线ll2上的对应值cv2的增强值ev3。
反之，若退火制程p2不在包含各者厚于约
参考图12a、图12b及图12c。在形成介电层210’之后，金属层在介电层210’上方形成。金属层是由与图2所示的金属层180实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。在形成金属层之后，栅电极281及栅极介电质211通过图案化金属层及介电层210’来形成，并且所得结构在图12a、图12b及图12c中图示。此外，图案化的介电层210’的一部分余留在基材202上并且不由栅电极281覆盖。
在形成栅电极281及栅极介电质211之后，源极/漏极区域290在基材202中使用布植制程p3形成。在形成源极/漏极区域290之后，包含金属的源极/漏极接触295在源极/漏极区域290上形成，并且所得半导体元件200在图12a、图12b及图12c中图示。
图13a至图13j是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件1100的横截面图。图13k是沿着图13j中的线k-k的横截面图。图13l是图13j中的半导体元件1100的俯视图。制造半导体元件1100不同于制造半导体元件100(如图1a以及图2至图9c所示)，不同之处在于半导体元件1100的源极/漏极区域在形成栅极结构之前形成，这将在下文更详细描述。
参考图13a。介电堆叠1110在基材1102上方形成。于一些实施方式中，基材1102及介电堆叠1110可以分别与图1a所示的基材102及介电堆叠110实质上相同，并且因此出于简便性的缘故不再重复描述。介电堆叠110的每个介电层1112、1114、1116、1118具有小于约
参考图13b及图13c。在形成介电堆叠1110之后，在基材1102中使用布植制程p3形成源极/漏极区域1190。在说明性实施方式中，在布植制程p3之前，在介电堆叠1110上形成图案化的光阻剂1182。源极/漏极区域1190随后通过离子布植制程p3使用图案化的光阻剂1182作为遮罩来形成。于一些实施方式中，源极/漏极区域1190布植有n型掺杂剂。于一些实施方式中，源极/漏极区域1190布植有p型掺杂剂。在执行布植制程p3之后，使用丙酮移除图案化的光阻剂1182，并且所得结构在图13c中图示。于一些实施方式中，在移除光阻剂1182之后，可以使用例如退火制程激活源极/漏极区域1190中的蚀刻剂。
参考图13d及图13e。在形成源极/漏极区域1190之后，图案化介电堆叠1110，从而在介电堆叠1110中形成开口，使得暴露出源极/漏极区域1190的区域。栅极介电堆叠1110使用适宜微影及蚀刻技术来图案化。例如，硬遮罩层1184在介电堆叠1110上方形成并且使用光微影及蚀刻技术图案化。介电堆叠1110随后使用硬遮罩层1184作为蚀刻遮罩来图案化。在图案化介电堆叠1110之后，使用例如选择性蚀刻制程来移除硬遮罩层1184。图13e中图示了所得结构。
参考图13f及图13g。源极/漏极接触层1192及1194在源极/漏极区域1190上使用升离制程形成。如图13f所示，遮罩层1115经涂布在介电堆叠1110上。源极/漏极接触层1192及1194在遮罩层1115上方并且在源极/漏极区域1190上沉积。于一些实施方式中，遮罩层1115以及源极/漏极接触层1192及1194可与图7所示的遮罩层115以及源极/漏极接触层192及194实质上相同，并且因此出于简便性的缘故不再重复其描述。
于一些实施方式中，半导体元件1100随后浸没在将与遮罩层1115反应的适当溶剂的槽中。遮罩层1115膨胀、溶解及升离开蚀剂1115的表面上的源极/漏极接触层1192及1194，从而将源极/漏极接触层1192及1194余留在源极/漏极区域1190上方。图13g中图示了所得结构。
参考图13h。在形成源极/漏极接触层1192及1194之后，退火制程p4在源极/漏极接触层1192及1194上执行，因此导致在源极/漏极接触层1192与1194之间形成欧姆接触。所得源极/漏极接触层1192及1194可以组合称为源极/漏极区域1190上方的源极/漏极接触1195。
参考图13i、图13j、图13k及图13l。在源极/漏极区域1190上形成源极/漏极接触1195之后，在源极/漏极接触1195之间的介电堆叠1110上使用升离制程来形成栅电极1181。如图13i所示，遮罩层1117经涂布在介电堆叠1110及源极/漏极接触1195上方，并且经图案化以暴露出介电堆叠1110在源极/漏极接触1195之间的一部分。其后，栅电极材料1180在遮罩层1117上方并且在源极/漏极接触1195之间的介电堆叠1110上沉积。其后，半导体元件1110浸没在将与遮罩层1117反应的适当溶剂的槽中。遮罩层1117膨胀、溶解及升离遮罩层1117的表面上的栅电极材料1180，从而余留栅电极材料1180接触介电堆叠1110的一部分，并且在图13j中图示所得结构。在升离制程之后，剩余栅电极材料1180可以用作栅电极1181，并且栅电极1181及介电堆叠1111的下层部分可以组合称为栅极结构1191。
图14a至图14k是根据本揭示的一些实施方式的在各个制造阶段处的半导体元件1200的横截面图。图14l是沿着图14k中的线l-l的横截面图。图14m是在图14k中的半导体元件1200的俯视图。制造半导体元件1200不同于制造半导体元件200(如图10、图11a以及图12a至图12c所示)，不同之处在于半导体元件1200的源极/漏极区域在形成栅极结构之前形成，这将在下文更详细描述。
参考图14a。介电堆叠1210在基材1202上方形成。基材1202是由与图1a所示的基材102实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。于一些实施方式中，介电堆叠1210是双层结构并且包含由不同高介电常数介电材料制成的第一层1212及第二层1214。例如，介电堆叠1210中的第一层1212是由y2o3制成并且第二层1214是由al2o3制成。于一些实施方式中，介电堆叠1210可与图10所示的介电堆叠210实质上相同并且因此出于简便性的缘故不再重复描述。
于一些实施方式中，采用原子层沉积制程p1来形成第一层1212。因此，层1212的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约10次至约20次的循环)以形成具有从约2.1nm至约2.5nm变化的厚度的第一层1212，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约16次的循环。在沉积由y2o3制成的第一层1212之后，若第二层1214由al2o3制成，则使用另一原子层沉积制程p1在第一层1212上沉积第二层1214。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约50次至约60次的循环)以形成具有从约4.8nm至约5.2nm变化的厚度的第二层1214，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约56次的循环。尽管第一层1212及第二层1214的厚度是不同的，其等均小于约10nm，这继而将有利于使用在后续阶段中执行的退火制程p2(如图14b所示)的介电增强。于一些实施方式中，第一层1212及第二层1214在相同处理设备中原位形成(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，第一层1212及第二层1214在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。
参考图14b。在形成图14a所示的介电堆叠1210之后，在介电堆叠1210上执行退火制程p2以增强介电堆叠1210的介电常数。以此方式，所得介电层1210’可以具有与未退火的介电堆叠1210相比更高的介电常数。此外，退火制程p2将导致在第一介电层1212与第二介电层1214之间的相互扩散。于一些实施方式中，相互扩散可导致将第一介电层1212及第二介电层1214合并为介电层1210’，而不具有可区分的界面。退火制程p2及所得介电常数增强的详细条件先前关于图11a及图11b论述，并且因此出于简便性的缘故不再重复。
参考图14c及图14d。在形成介电层1210’之后，在基材1202中使用布植制程p3形成源极/漏极区域1290。在说明性实施方式中，在执行布植制程p3之前，图案化的光阻剂1282在介电层1210’上形成。源极/漏极区域1290随后通过离子布植制程p3使用图案化的光阻剂1282作为遮罩来形成。于一些实施方式中，源极/漏极区域1290布植有n型掺杂剂。于一些实施方式中，源极/漏极区域1290布植有p型掺杂剂。在执行布植制程p3之后，使用丙酮移除图案化的光阻剂1282，并且所得结构在图14d中图示。于一些实施方式中，在移除光阻剂1282之后，可以使用例如退火制程来激活源极/漏极区域1290中的掺杂剂。
参考图14e及图14f。在形成源极/漏极区域1290之后，图案化介电层1210’，从而在介电层1210’中形成开口，使得暴露出源极/漏极区域1290的区域。使用适宜微影及蚀刻技术来图案化栅极介电层1210’。例如，在介电层1210’上方形成硬遮罩层1284并且使用光微影及蚀刻技术图案化。随后使用硬遮罩层1284作为蚀刻遮罩来图案化介电层1210’。在图案化介电层1210’之后，使用例如选择性蚀刻制程来移除硬遮罩层1284。图14f中图示了所得结构。
参考图14g及图14h。在源极/漏极区域1290上使用升离制程形成源极/漏极接触层1292及1294。如图14g所示，遮罩层1215经涂布在介电层1210’上。源极/漏极接触层1292及1294在遮罩层1215上方并且在源极/漏极区域1290上沉积。于一些实施方式中，遮罩层1215以及源极/漏极接触层1292及1294可与图7所示的遮罩层115以及源极/漏极接触层192及194实质上相同，并且因此出于简便性的缘故不再重复其描述。
于一些实施方式中，半导体元件1200随后浸没在将与遮罩层1215反应的适当溶剂的槽中。遮罩层1215膨胀、溶解及升离遮罩层1215的表面上的源极/漏极接触层1292及1294，从而将源极/漏极接触层1292及1294的部分余留在源极/漏极区域1290上方。图14h中图示了所得结构。
参考图14i。在形成源极/漏极接触层1292及1294之后，在源极/漏极接触层1292及1294上执行退火制程p4，因此导致在源极/漏极接触层1292及1294之间形成欧姆接触。所得源极/漏极接触层1292及1294可以组合称为源极/漏极区域1290上方的源极/漏极接触1295。
参考图14j、图14k、图14l及图14m。在形成介电层1210’之后，栅电极1281在源极/漏极接触1295之间的介电层1210’上使用升离制程形成。如图14j所示，遮罩层1217经涂布在介电层1210’及源极/漏极接触1295上方，并且经图案化以暴露介电层1210’在源极/漏极接触1295之间的一部分。其后，栅电极材料1280在遮罩层1217上方并且在源极/漏极接触1295之间的介电层1210’上沉积。其后，半导体元件1200浸没在将与遮罩层1217反应的适当溶剂的槽中。遮罩层1217膨胀、溶解及升离遮罩层1217的表面上的栅电极材料1280，从而余留栅电极材料1280接触介电层1210’的一部分，并且在图14k中图示所得结构。在升离制程之后，剩余栅电极材料1180可以用作栅电极1281，并且栅电极1281及介电层1210’的下层部分可以组合称为栅极结构。
以下实施方式与包含栅极介电质的鳍式场效晶体管相关联，此等栅极介电质具有如先前论述的改良的介电常数。鳍式场效晶体管的鳍可通过任何适宜方法来图案化。例如，鳍可使用一或多个光微影制程(包含双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准制程，从而允许产生具有例如与可另外使用单个、直接光微影制程获得之间距相比更小之间距的图案。例如，在一个实施方式中，牺牲层在基材上方形成并使用光微影制程图案化。间隔件使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔件来图案化鳍。
图15a至图15g是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管元件300的立体图。
参考图15a。在基材302上方形成一或多个半导体鳍309。基材302可包含各种掺杂区域。于一些实施方式中，掺杂区域掺杂有p型或n型掺杂剂。例如，掺杂区域可掺杂有：p型掺杂剂，诸如硼或bf2；n型掺杂剂，诸如磷或砷；及/或其组合。掺杂区域可经配置为用于n型鳍式场效晶体管或替代地配置为用于p型鳍式场效晶体管。
于一些实施方式中，基材302可由下列制成：适宜元素半导体，诸如硅、金刚石或锗；’适宜合金或化合物半导体，诸如第iv族化合物半导体(锗硅(sige)、碳化硅(sic)、碳化锗硅(sigec)、gesn、sisn、sigesn)、第iii-v族化合物半导体(例如，砷化镓、砷化镓铟ingaas、砷化铟、磷化铟、锑化铟、磷砷化镓、或磷化镓铟)或类似者。此外，基材302可包含磊晶层(epi层)，其可以应变用于效能增强，及/或可包含绝缘体覆硅结构。
半导体鳍309可使用例如图案化制程形成以形成沟槽，使得沟槽在相邻半导体鳍309之间形成。如下文更详细论述，半导体鳍309将用于形成鳍式场效晶体管。
隔离区域，诸如浅沟槽隔离(sti)306，经设置在基材302上方的沟槽中。于一些实施方式中，隔离区域可以等效地称为隔离绝缘层。隔离绝缘层306可由下列制成：适宜介电材料，诸如氧化硅、氮化硅、氮氧化硅、氟掺杂的硅玻璃(fluorine-dopedsilicateglass,fsg)；低介电常数介电质，诸如碳掺杂的氧化物；极低介电常数介电质，诸如多孔碳掺杂的二氧化硅；聚合物，诸如聚酰亚胺；此等的组合或类似者。于一些实施方式中，隔离绝缘层306经由诸如化学气相沉积制程、可流动化学气相沉积(flowablechemicalvapordeposition,fcvd)制程、或旋涂玻璃制程的制程来形成，但可利用任何可接受的制程。随后，使用例如回蚀制程、化学机械研磨(chemicalmechanicalpolishing,cmp)制程或类似者来移除隔离绝缘层306在半导体鳍309的顶表面上方延伸的部分。
于一些实施方式中，凹陷隔离绝缘层306以暴露如图15a所示的半导体鳍309的上部。于一些实施方式中，使用单个蚀刻制程或多个蚀刻制程凹陷隔离绝缘层306。在其中隔离绝缘层306是由氧化硅制成的一些实施方式中，蚀刻制程可为例如干式蚀刻、化学蚀刻或湿式清洗制程。例如，化学蚀刻可采用含氟化学试剂，诸如稀释的氢氟(dhf)酸。
参考图15b。在形成半导体鳍309之后，在半导体鳍309及浅沟槽隔离306上方使用原子层沉积制程p1来保形地形成介电堆叠310。于一些实施方式中，介电堆叠310是多层结构。
于一些实施方式中，介电堆叠310中的层是高介电常数介电质。例如，于一些实施方式中，介电堆叠310的层中的至少一层是由金属氧化物(诸如al2o3、ga2o3、in2o3或类似者)制成。于一些实施方式中，介电堆叠310的层中的至少一层是由过渡金属氧化物(诸如hfo2、zro2、tio2或类似者)制成。于一些实施方式中，介电堆叠310的层中的至少一层是由稀土金属氧化物(诸如sc2o3、y2o3、la2o3、ce2o3、pr2o3、nd2o3、pm2o3、sm2o3、eu2o3、gd2o3、tb2o3、dy2o3、ho2o3、er2o3、tm2o3yb2o3、lu2o3或类似者)制成。于一些实施方式中，介电堆叠310的层中的至少一者是由具有式axb2-xo3的混合氧化物制成，其中a可以是非稀土金属或稀土金属，b可以是与a不同的非稀土金属或稀土金属。
于一些实施方式中，如图15b所示，层在介电堆叠310中的排列是周期性的。注意到，介电堆叠310中的层数量可取决于半导体元件300的实际设计而变化。将图15b视为示例性实施方式，介电堆叠310包含高介电常数介电层312、314、316及318。在此实施方式中，层312是由y2o3制成，层314是由al2o3制成，层316是由y2o3制成，并且层318是由al2o3制成。介电堆叠310的每个介电层312、314、316、318具有小于约
参考图15c及图15d。在形成介电堆叠310之后，源极/漏极区域390在半导体鳍309中使用布植制程p3形成。在说明性实施方式中，在布植制程p3之前，在介电堆叠310上形成图案化的光阻剂382。随后通过离子布植制程p3使用图案化的光阻剂382作为遮罩来形成源极/漏极区域390。于一些实施方式中，源极/漏极区域390布植有n型掺杂剂。于一些实施方式中，源极/漏极区域390布植有p型掺杂剂。在执行布植制程p3之后，使用丙酮移除图案化的光阻剂382，并且所得结构在图15d中图示。于一些实施方式中，在移除光阻剂382之后，源极/漏极区域390中的掺杂剂可以使用例如退火制程来激活。
参考图15e。在形成源极/漏极区域390之后，可在介电堆叠310上方形成金属层380。随后，使用适宜微影及蚀刻技术来图案化介电堆叠310及金属层380，并且图案化的介电堆叠310在栅电极381下方的一部分可以用作栅极介电堆叠311。栅极介电堆叠311包含图案化层312’、314’、316’及318’。栅极介电堆叠311及其上栅电极381的组合可以等效地称为栅极结构391。图15f中图示了所得结构。栅极结构391跨过半导体鳍309延伸。栅极结构391具有与半导体鳍309的纵轴实质上垂直的纵轴。
参考图15g。在源极/漏极区域390上形成源极/漏极接触395。于一些实施方式中，如先前关于例如图7至图9a所描述，形成源极/漏极接触395涉及在源极/漏极区域390上方使用升离技术形成接触层，并且在接触层上执行退火制程p4以在接触层之间形成欧姆接触。
图16a至图16c是根据本揭示的一些实施方式的在各个制造阶段处的鳍式场效晶体管元件400的立体图。
用于在图16a所示的结构之前形成鳍式场效晶体管元件400的操作是与第15a所示的用于形成鳍式场效晶体管元件300的操作实质上相同，并且相关详细描述可指以上段落并且本文不再论述。在本实施方式与图15b至图15g中的实施方式之间的差异是形成介电堆叠的操作。
参考图16a。介电堆叠410在半导体鳍309及sti区域306上方保形地形成。于一些实施方式中，介电堆叠410是双层结构并且包含由不同高介电常数介电材料制成的第一层412及第二层414。例如，第一层412是由y2o3制成并且第二层414是由al2o3制成。于一些实施方式中，介电堆叠410可与图10所示的介电堆叠210实质上相同，并且因此出于简便性的缘故不再重复描述。
如图16a所示，于一些实施方式中，第一层412经设置在半导体鳍309与第二层414之间并且与半导体鳍309接触。第二层414与半导体鳍309分离并且与第一层412接触。
于一些实施方式中，采用原子层沉积制程p1来形成第一及第二层412。因此，层412的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约10次至约20次的循环)以形成具有从约2.1nm至约2.5nm变化的厚度的第一层412，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约16次的循环。在沉积由y2o3制成的第一层412之后，由al2o3制成的第二层414在通过另一原子层沉积制程p1执行的第一层412上沉积。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约50次至约60次的循环)以形成具有从约4.8nm至约5.2nm变化的厚度的第二层414，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约56次的循环。尽管第一层412及第二层414的厚度是不同的，其等均小于约10nm，这继而将有利于使用在后续阶段中执行的退火制程p2的介电增强(如图16b所示)。于一些实施方式中，第一层412及第二层414在相同处理设备中原位形成(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，第一层412及第二层414在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。
参考图16b。在形成图16a所示的介电堆叠410之后，在介电堆叠410上执行退火制程p2。以此方式，所得介电层410’可以具有与未退火的介电堆叠410相比更高的介电常数。此外，退火制程p2将导致第一介电层412与第二介电层414之间的相互扩散。于一些实施方式中，相互扩散可导致将第一介电层412及第二介电层414合并为介电层410’，而不具有可区分的界面。退火制程p2及所得介电常数增强的详细条件先前关于图11a及图11b论述，并且因此出于简便性的缘故不再重复。
参考图16c。在形成介电层410’之后，栅极结构491在半导体鳍309上方形成。栅极结构491包含栅极介电质411及栅电极481。栅极结构491延伸跨过半导体鳍309并且具有与半导体鳍309的纵轴实质上垂直的纵轴。形成栅极结构491与如图15g所示的形成栅极结构391相同，并且因此出于简便性的缘故不再重复其详细描述。
以下实施方式与包含栅极介电质的环绕式栅极元件相关联，此等栅极介电质具有如先前论述的改良的介电常数。可通过任何适宜方法来图案化环绕式栅极晶体管结构。例如，结构可使用一或多个光微影制程(包含双图案化或多图案化制程)来图案化。大体上，双图案化或多图案化制程结合光微影及自对准制程，从而允许产生具有例如与可另外使用单个、直接光微影制程获得之间距相比更小之间距的图案。例如，在一个实施方式中，牺牲层在基材上方形成并使用光微影制程图案化。间隔件使用自对准制程在图案化的牺牲层旁边形成。随后移除牺牲层，并且可随后使用剩余间隔件来图案化环绕式栅极结构。
图17、图18、图19a、图20a、图21a、图22a、图23a及图24a以及图25至图27分别是根据本揭示的一些实施方式的在各个制造阶段处的环绕式栅极元件500的立体图及横截面图。图19b、图20b、图21b、图22b、图23b及图24b是分别沿着图19a、图20a、图21a、图22a、图23a及图24a中的线b’-b’的横截面图。图24c是沿着图24a中的线c’-c’的横截面图。
图24d是图24a中的环绕式栅极元件500的俯视图。
参考图17。图示具有在下层524上形成的绝缘层522的中间结构。半导体层526在绝缘层522上形成。此类型的结构有时被称为绝缘体覆硅基材，并且通常可用作起始材料。
例如，下层524将经常是硅晶圆。然而，例如，下层524可为另一类型的层，包含但不限于：元素半导体，诸如锗；合金半导体，诸如锗硅(silicon-germanium)；或化合物半导体，诸如砷化镓(galliumarsenide)或磷化铟(indiumphosphide)。
于一些实施方式中，绝缘层522可被称为“埋入氧化物”层。然而，绝缘层522可由来自多种多样的材料的材料或材料的组合构成，此等材料包含但不限于：例如，二氧化硅(silicondioxide)、氮化硅(siliconnitride)、氧化铝(aluminumoxide)、塑料(plastic)或聚合物(polymer)。
半导体层526可由来自多种多样的材料的材料或材料组合构成，此等材料包含但不限于：例如，任何半导体材料、硅、碳、元素半导体材料(例如，锗)、合金半导体材料(例如，锗硅、碳锗硅)、化合物半导体材料(例如，磷化铟、砷化镓)、塑料或聚合物。
参考图18。在说明性实施方式中，图案化的光阻剂582在半导体层526上形成。源极/漏极区域540及542随后通过离子布植制程p3使用图案化的光阻剂582作为遮罩来形成。在执行布植制程p3之后，使用例如丙酮移除图案化的光阻剂582。于一些实施方式中，在移除图案化的光阻剂582之后，可以使用例如退火制程来激活源极/漏极区域540及542中的掺杂剂。
参考图19a及图19b。图案化的主动区域遮罩528在半导体层526上形成。例如，遮罩528可以由垫氧化硅层530及氮化硅层532形成。在适当位置的遮罩528具有期望在半导体层526中形成的图案的情况下，半导体层526经各向异性蚀刻(例如，干式电浆蚀刻)以使得半导体层526与遮罩528的图案一致。图20a及图20b中图示了所得结构。
参考图20a及图20b。已经移除遮罩528，并且图案化的半导体层526以h型薄硅岛状物的形式余留。然而，在其他实施方式(未图示)中，图案化的半导体层526可具有其他形状(例如，u型、v型、i型、l型等等)。图案化的硅层526具有源极区域540、漏极区域542及通道区域544。通道区域544在源极区域540与漏极区域542之间延伸。如图20a所示，通道区域544具有分别与源极/漏极区域540及542的接触部位550及552相比更窄的宽度。
参考图21a及图21b。接下来，图案化的半导体层526中的硅原子通过高温下退火半导体层526来重新排列。重新排列通过最小化表面张力的趋势驱使的硅原子的表面迁移来引起。在退火期间，原子在窄通道区域544处的重新排列导致通道区域544的拐角倒圆，如图21a及图21b所示，以将通道区域544转化为纳米杆结构560。如图21b所示，若执行足够长及/或在足够热下执行，所得纳米杆结构560可为圆柱状，从而具有圆形横截面。源极/漏极区域540及542的接触部位550及552亦将容易经历轻微形状改变，诸如其至少一些拐角的倒圆。但因为接触部位550及552远比通道区域宽，此等接触部位550及552的形状仍将实质上平坦或仅具有轻微弯曲。源极/漏极区域的接触垫部分用以提供金属或导电材料在其上与源极/漏极区域形成电气连接的一部分。应当理解，接触垫是本揭示的可选特征。例如，若省略源极/漏极区域的接触垫部分，则图案化的半导体层可为i型。在此种情况下，可在纳米杆结构上直接形成在金属或导电材料与源极/漏极区域之间的电气接触。
接下来将描述用于使通道区域544的拐角倒圆的退火制程的示例参数。用于退火制程的温度可从约600℃至约1200℃变化。退火时间可从约1秒至约2小时变化。用于退火制程的反应腔室(未图示)中的压力可部分取决于反应腔室内的环境而变化。例如，反应腔室可为化学气相沉积(cvd)磊晶反应器。退火制程可在从约1.0×10-9托至约800托变化的分压下在具有氢气(h2)的环境的反应腔室中发生。在另一实施方式中，可在从约1.0×10-10托至约1.0×10-3托变化的压力下抽空退火环境(亦即，真空环境)。在又一个实施方式中，在从约1.0×10-9托至约800托变化的压力下，退火环境可为氮气(n2)。例如，退火环境亦可为以下环境中的一个(但不限于)：包含氢及氩的混合气体的环境；包含氢及氮的混合气体的环境；具有除了氢以外的用于形成混合气体环境的其他气体的环境；或惰性气体环境。
参考图22a及图22b。如图22a及图22b所示，在形成纳米杆结构560之后，可蚀刻绝缘层522以暴露纳米杆560的底表面。纳米杆560由源极/漏极区域540及542的接触部位550及552支撑。使用本揭示的退火制程以形成纳米杆结构560(上文所描述)亦可应用到非卷绕式栅极设计(亦即，其中栅电极仅覆盖栅极通道的三个侧面，或其中栅电极不缠绕在栅极通道周围)。
参考图23a及图23b。如图23a及图23b所示，在暴露纳米杆560的底表面之后，介电堆叠562使用原子层沉积制程p1在纳米杆结构560的表面上并抵靠纳米杆结构560(以及在半导体层526的其他暴露部分上)形成。如图23b所示，因为在蚀刻掉绝缘层522的部分之后纳米杆560在所有侧面上暴露出，介电堆叠562可围绕纳米杆表面形成。介电堆叠562可以分别与图1a所示的介电堆叠110实质上相同，并且因此出于简便性的缘故不再重复描述。介电堆叠110的每个介电层566、567、568、569具有小于约
参考图24a至图24d。如图24a及图24b所示，栅电极材料(例如，金属)随后经沉积、遮蔽及蚀刻以形成栅电极564。如图24b所示，因为纳米杆560经提升在绝缘层522之上(至少在将形成通道的地方)，栅电极564可围绕纳米杆560形成。如图24a所示，在蚀刻栅电极材料以形成图案化的栅电极564期间或之后，可从源极/漏极区域移除介电堆叠562。
参考图25及图26。源极/漏极接触层592及594在源极/漏极区域540及542上使用升离制程来形成。如图25所示，遮罩层515经涂布在绝缘层522上，并且经图案化以暴露源极/漏极区域540及542。源极/漏极接触层592及594在遮罩层515上方并且在源极/漏极区域540及542上沉积。于一些实施方式中，遮罩层515及源极/漏极接触层592及594可与图7所示的遮罩层115及源极/漏极接触层192及194实质上相同，并且因此出于简便性的缘故不再重复描述。
于一些实施方式中，环绕式栅极元件500随后浸没在将与遮罩层515反应的适当溶剂的槽中。遮罩层515膨胀、溶解及升离遮罩层515的表面上的源极/漏极接触层592及594，从而将源极/漏极接触层592及594的部分余留在源极/漏极区域540及542上方。图26中图示了所得结构。
参考图27。在形成源极/漏极接触层592及594之后，退火制程p4在源极/漏极接触层592及594上执行，并且因此导致在源极/漏极接触层592及594之间形成欧姆接触。所得源极/漏极接触层592及594可以组合称为源极/漏极区域540及542上方的源极/漏极接触595。
图28a至图28c是根据本揭示的一些实施方式的在各个制造阶段处的环绕式栅极元件600的横截面图。
在图28a所示的结构之前用于形成环绕式栅极元件600的操作与图17至图22b所示的用于形成环绕式栅极元件500的操作实质上相同，并且有关详细描述可指以上段落并且本文不再论述。在本实施方式与图23a至图27中的实施方式之间的差异是形成栅极介电质的操作。
参考图28a。介电堆叠662在图22a及图22b所示的纳米杆结构560的表面上并且关于纳米杆结构560形成。在图23b中，因为在蚀刻掉绝缘层522的部分之后，纳米杆560在所有侧面上暴露出，介电堆叠662可围绕纳米杆表面形成。于一些实施方式中，介电堆叠662是双层结构并且包含由不同高介电常数介电材料制成的第一层666及第二层668。例如，第一层661是由y2o3制成，并且第二层668由al2o3制成。于一些实施方式中，介电堆叠662可与
图10所示的介电堆叠210实质上相同，并且因此出于简便性的缘故不再重复描述。
如图28a所示，于一些实施方式中，第一层666经设置在纳米杆结构560与第二层668之间并且与纳米杆结构560接触。第二层668与纳米杆结构560分离并且与第一层666接触。
于一些实施方式中，采用原子层沉积制程p1以形成第一及第二层666。因此，层666的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约10次至约20次的循环)以形成具有从约2.1nm至约2.5nm变化的厚度的第一层666，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约16次的循环。在沉积由y2o3制成的第一层666之后，在通过原子层沉积制成p1执行的第一层666上沉积由al2o3制成的第二层668。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约50次至约60次的循环)以形成具有从约4.8nm至约5.2nm变化的厚度的第二层668，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约56次的循环。尽管第一层666及第二层668的厚度是不同的，其等均小于约10nm，这继而将有利于使用在后续阶段中执行的退火制程p2(如图14b所示)的介电增强。于一些实施方式中，第一层666及第二层668在相同处理设备中原位形成(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，第一层666及第二层668在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。
参考图28b。在形成图28a所示的栅极介电堆叠层662之后，退火制程p2在栅极介电堆叠层662上执行。以此方式，所得介电层662’可以具有与未退火的介电堆叠662相比更高的介电常数。此外，退火制程p2将导致第一介电层666与第二介电层668之间的相互扩散。于一些实施方式中，相互扩散可导致将第一介电层666及第二介电层668合并为介电层662’，而不具有可区分的界面。在先前关于图11a及图11b论述退火制程p2及所得介电常数增强的详细条件，并且因此出于简便性的缘故不再重复。
参考图28c。随后沉积、遮蔽及蚀刻栅电极材料以形成栅电极664作为栅电极664。栅电极664可围绕纳米杆560形成。在蚀刻栅电极材料以形成图案化的栅电极664期间或之后，栅极介电堆叠层662’可从源极/漏极区域移除。
图29a、图29b及图29c是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体(topologicalinsulator,ti)场效元件700的立体图。图29d是沿着图29c中的线d’-d’的横截面图。
参考图29a。示出了基材701、主动层720及介电堆叠710。于一些实施方式中，基材701可包含掺杂或未掺杂的主体硅，或绝缘体覆硅基材的主动层。大体上，绝缘体覆硅基材包含一层半导体材料，诸如硅、锗、锗硅、绝缘体覆硅、绝缘体上锗硅(sgoi)或其组合。可使用的其他基材包含蓝宝石、多层基材、梯度基材或混合定向基材。可利用任何适宜基材。
主动层720可在基材701上方形成并且将用于形成通道以及源极/漏极区域(未在图29a中示出，但在下文关于图29b示出并论述)，以用于单一顶部栅极拓扑绝缘体场效元件700(亦未在图29a中示出为完整的，但在下文关于图29c示出并描述)。于一些实施方式中，主动层720可为拓扑绝缘体材料，其中材料具有主体结构，归因于由在旋转与轨道自由度之间的相互作用导致的频带结构的不重要拓扑，此主体结构具有绝缘或半导体(间隙)结构以及导电(无间隙)边缘或表面。在特定实施方式中，其中主动层720是拓扑绝缘材料，主动层720可为一种材料，诸如bi2se3、bi2te3、sb2te3、或类辉碲铋矿三元化合物，此三元化合物具有诸如m2x2y的结构，诸如bi2te2se、bi2te2s、bi2se2s、sb2te2se、sb2te2s或类似者。然而，可利用任何适宜拓扑绝缘体。
此外，相对于用于主动层720的材料，主动层720的材料将具有临界厚度，其中主动层720的材料的厚度将决定主动层720的材料性质，并且用于主动层720的材料性质将随着用于主动层720的材料厚度改变而改变。例如，在特定实施方式中，其中bi2se3用作主动层720的材料，bi2se3将具有六个五元层(例如，se—bi—se—bi—se的层)的临界厚度，此等五元层下方bi2se3将具有半导体材料的性质，并且此等五元层上方bi2se3将具有拓扑绝缘体的性质，此拓扑绝缘体具有主体绝缘体性质连同导电表面状态。
主动层720可使用诸如磊晶生长制程的制程来形成。在特定实施方式中，其中主动层720由诸如bi2se3的材料形成，磊晶生长制程可使用用于铋及硒(诸如蒸发的高纯度bi(99.99％)及se(99.99％))的一或多个任何适宜源在约100℃与约500℃之间的厚度下并且在小于约2.0×10-9托的压力下进行。然而，亦可使用任何适宜生长或沉积制程，诸如原子层沉积制程或类似者。此外，磊晶生长制程可继续一段时间，此段时间将主动层720生长至小于临界厚度的厚度。
在形成主动层720之后，介电堆叠710在主动层720上方使用原子层沉积制程p1形成。于一些实施方式中，介电堆叠710是多层结构。介电堆叠710可以分别与图1a所示的介电堆叠110实质上相同，并且因此出于简便性的缘故不再重复描述。介电堆叠710的每个介电层712、714、716、718具有小于约
参考图29b。在形成介电堆叠710之后，主动层720及介电堆叠710可经图案化以形成主动区域720’及栅极介电堆叠710’，并且所得结构在图29b中图示。主动区域720’包含通道区域722及源极/漏极区域724。通道区域722是在栅极介电堆叠710’与基材701之间。源极/漏极区域724由栅极介电堆叠710’部分暴露出。
参考图29c及图29d。在形成主动区域720’及栅极介电堆叠710’之后，金属层在栅极介电堆叠710’上形成并且经图案化以形成栅电极705，并且金属接触740在主动区域720’上进一步形成。
图30a、图30b及图30c是根据本揭示的一些实施方式的在各个制造阶段处的顶部栅极拓扑绝缘体场效元件800的立体图。
参考图30a。主动层820在基材801上形成。基材801及/或主动层820是由与图29a所示的基材801及/或主动层820实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。随后，介电堆叠810在主动层820上方形成。于一些实施方式中，介电堆叠810是双层结构并且包含由不同高介电常数介电材料制成的第一层812及第二层814。例如，第一层661是由y2o3制成，并且第二层668是由al2o3制成。于一些实施方式中，介电堆叠662可与图10所示的介电堆叠210实质上相同，并且因此出于简便性的缘故不再重复描述。
如图30a所示，于一些实施方式中，第一层812经设置在主动层820与第二层814之间，并且与主动层820接触。第二层814与主动层820分离并且与第一层812接触。
于一些实施方式中，采用原子层沉积制程p1来形成第一及第二层812。因此，层812的厚度可以使用原子层沉积制程p1的循环次数来控制。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约10次至约20次的循环)以形成具有从约2.1nm至约2.5nm变化的厚度的第一层812，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约16次的循环。在沉积由y2o3制成的第一层812之后，由al2o3制成的第二层814在通过另一原子层沉积制程p1执行的第一层812上沉积。于一些实施方式中，原子层沉积制程p1可包含多次循环(例如：约50次至约60次的循环)以形成具有从约4.8nm至约5.2nm变化的厚度的第二层814，但本揭示不限于此。举例而言，原子层沉积制程p1可包含约56次的循环。尽管第一层666及第二层668的厚度不同，其等均小于约10nm，这继而将有利于在后续阶段中执行的使用退火制程p2的介电增强(如图30b所示)。于一些实施方式中，第一层812及第二层814是在相同处理设备中原位形成(亦即，在相同原子层沉积腔室中执行)。于一些实施方式中，第一层812及第二层814在不同处理设备中异位形成(亦即，在不同原子层沉积腔室中执行)。
参考图30b。在形成介电堆叠810之后，退火制程p2在介电堆叠810上执行。以此方式，所得介电层810’可以具有与未退火的介电堆叠810相比更高的介电常数。此外，退火制程p2将导致第一介电层812与第二介电层814之间的相互扩散。于一些实施方式中，相互扩散可导致将第一介电层812及第二介电层814合并为介电层810’，而不具有可区分的界面。退火制程p2及所得介电常数增强的详细条件在先前关于图11a及图11b论述，并且因此出于简便性的缘故不再重复。
参考图30c。在形成介电层810’之后，主动层820及介电层810’可经图案化以形成主动区域820’及栅极介电质811，并且所得结构在图30c中图示。在形成主动区域820’及栅极介电质811之后，金属层在栅极介电质811上形成并且经图案化以形成栅电极805，并且在主动区域820’上进一步形成金属接触840。
图31a是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件900的俯视图。图31b及图31c是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件900的不同侧视图。
参考图31a至图31c。示出了栅电极905、介电堆叠910、主动区域920及金属接触940。于一些实施方式中，栅电极905、主动区域920、介电堆叠910及金属接触940是由与图29a至图29d所示的栅电极705、主动区域720’、栅极介电堆叠710’及金属接触740实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。
介电堆叠910在栅电极905上方形成。于一些实施方式中，介电堆叠910可为双层结构或多层结构，并且介电堆叠910中的层的任何相邻两层彼此不同。将图31b及图31c视为示例性实例，介电堆叠910包含高介电常数介电层912、914、916及918。在此实施方式中，层912是由y2o3制成，层914是由al2o3制成，层916是由y2o3制成，并且层918是由al2o3制成，但本揭示不限于此。于一些实施方式中，采用原子层沉积制程p1来形成介电堆叠910的层912、914、916及918。
图32是根据本揭示的一些实施方式的背部栅极拓扑绝缘体场效元件1000的侧视图。参考图32。示出了栅电极1005、栅极介电质1011、主动区域1020及金属接触1040。于一些实施方式中，栅电极1005、主动区域1020、栅极介电堆叠1010及金属接触1040是由与图30a至图30c所示的栅电极805、主动区域820’、栅极介电堆叠811及金属接触840的材料实质上相同的材料制成，并且因此出于简便性的缘故不再重复描述。
栅极介电质1011在栅电极1005上方形成。于一些实施方式中，形成栅极介电质1011是将首先在栅电极1005上方形成介电堆叠(亦可称为双层形成)。介电堆叠包含由高介电常数介电质制成的多个层。于一些实施方式中，介电堆叠包含通过使用原子层沉积制程形成的由y2o3制成的第一层及由al2o3制成的第二层814。随后，在形成介电堆叠之后，在介电堆叠上执行退火制程以改良介电常数。
如图32所示，主动区域1020可在栅极介电质1011上方形成并且将用于形成通道及源极/漏极区域。在主动区域1020上形成金属接触1040。
基于以上论述，可以看到本揭示提供优点。然而，应当理解，其他实施方式可提供额外优点，并且在本文中并非必须揭示所有优点，并且所有实施方式并非必需特定优点。一个优点是与由单个高介电常数材料形成的栅极介电质相比，由多个高介电常数材料形成的栅极介电质呈现对水分的较少吸收。另一优点是由多个高介电常数材料形成的栅极介电质的带间隙可通过控制此等高介电常数材料之间的厚度比来调节。另一优点是栅极介电堆叠的介电常数可以通过控制栅极介电堆叠的每层薄于
于一些实施方式中，一种用于制造半导体元件的方法包含：在半导体基材上形成第一高介电常数介电层；在第一高介电常数介电层上形成第二高介电常数介电层，其中第二高介电常数介电层包含与第一高介电常数介电层的材料不同的材料；退火第一高介电常数介电层以及第二高介电常数介电层，使得第一高介电常数介电层与第二高介电常数介电层相互扩散；以及在第二高介电常数介电层上形成栅电极。
于一些实施方式中，前述的退火第一高介电常数介电层以及第二高介电常数介电层的步骤是在形成栅电极之前执行。
于一些实施方式中，前述的方法，更包含：在退火第一高介电常数介电层以及第二高介电常数介电层之后，在半导体基材上形成源极/漏极区域。
于一些实施方式中，前述的形成第一高介电常数介电层包含第一原子层沉积制程。前述的形成第二高介电常数介电层包含第二原子层沉积制程。第一原子层沉积制程的沉积循环的一次数小于第二原子层沉积制程的沉积循环的另一次数。
于一些实施方式中，前述的执行形成第二高介电常数介电层，使得第二高介电常数介电层具有与第一高介电常数介电层的厚度相比更大的厚度。
于一些实施方式中，前述的第一高介电常数介电层的介电常数大于第二高介电常数介电层的介电常数。
于一些实施方式中，前述的第一高介电常数介电层与第二高介电常数介电层接触。
于一些实施方式中，前述的第一高介电常数介电层是无铝高介电常数介电层，而第二高介电常数介电层是含铝高介电常数介电层。
于一些实施方式中，前述的半导体基材是与无铝高介电常数介电层接触的砷化镓(galliumarsenide,gaas)基材。
于一些实施方式中，前述的半导体基材是与含铝高介电常数介电层分离的砷化镓基材。
于一些实施方式中，一种用于制造半导体元件的方法包含：在半导体基材上形成第一高介电常数介电层，其中第一高介电常数介电层具有小于约
于一些实施方式中，前述的第一高介电常数介电层的介电常数大于第二高介电常数介电层的介电常数。
于一些实施方式中，前述的第一高介电常数介电层是无铝高介电常数介电层。
于一些实施方式中，前述的第二高介电常数介电层是含铝高介电常数介电层。
于一些实施方式中，前述的方法，更包含：在第二高介电常数介电层上形成第三高介电常数介电层。
于一些实施方式中，前述的第三高介电常数介电层具有小于约
于一些实施方式中，前述的第三高介电常数介电层具有与第一高介电常数介电层相同的材料。
于一些实施方式中，一种半导体元件包含半导体基材、栅电极及栅极介电堆叠。栅电极位于半导体基材上。栅极介电堆叠位于栅电极与半导体基材之间，且包含第一高介电常数介电层以及位于第一高介电常数介电层与半导体基材之间的第二高介电常数介电层。第二高介电常数介电层包含与第一高介电常数介电层的材料不同的材料。第二高介电常数介电层具有小于约
于一些实施方式中，前述的第一高介电常数介电层是无铝的。
于一些实施方式中，前述的第一高介电常数介电层具有小于约
上文概述若干实施方式的特征，使得熟悉此项技术者可更好地理解本揭示的态样。熟悉此项技术者应了解，可轻易使用本揭示作为设计或修改其他制程及结构的基础，以便实施本文所介绍的实施方式的相同目的及/或实现相同优势。熟悉此项技术者亦应认识到，此类等效结构并未脱离本揭示的精神及范畴，且可在不脱离本揭示的精神及范畴的情况下产生本文的各种变化、替代及更改。
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