用于等离子体损伤检测的半导体器件及其检测方法、形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种用于等离子体损伤检测的半导体器件及其检测方法、形成方法。

背景技术：

图像传感器是摄像设备的核心部件，通过将光信号转换成电信号实现图像拍摄功能。以互补金属氧化物半导体图像传感器(cmosimagesensors，cis)器件为例，由于其具有低功耗和高信噪比的优点，因此在各种领域内得到了广泛应用。

3维堆栈式(3d-stack)cis被开发出来，以支持对更高质量影像的需求。具体而言，3d-stackcis可以对逻辑晶圆以及像素晶圆分别进行制作，进而将所述逻辑晶圆的正面以及所述像素晶圆的正面键合，由于像素部分和逻辑电路部分相互独立，因此可针对高画质的需求对像素部分进行优化，针对高性能的需求对逻辑电路部分进行优化。

在具体实施中，可以采用穿透硅通孔(throughsiliconvia，tsv)技术在逻辑晶圆与像素晶圆内分别形成金属互连结构，进而在晶圆之间进行垂直导通，满足晶圆之间的互连功能。

目前，等离子体工艺被广泛的应用在半导体制作工艺的各个步骤中，如等离子体刻蚀工艺、等离子体增强型化学气相沉积以及离子注入等。在形成上述tsv结构的过程中，即需要采用等离子体刻蚀工艺形成tsv刻蚀沟槽。

然而，在采用等离子体对某一材料进行处理时，会有部分等离子体电荷吸附在该材料上，当聚集的等离子体电荷越来越多时，容易产生等离子引入损伤(plasmainduceddamage，pid)。

在现有技术中，当形成tsv刻蚀沟槽时，并没有适当的用于等离子体损伤检测的半导体器件对电荷聚集情况进行检测，容易发生tsv等离子体刻蚀工艺参数选择不当的情况，进而降低半导体器件的品质。

技术实现要素：

本发明解决的技术问题是提供一种用于等离子体损伤检测的半导体器件及其检测方法、形成方法，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

为解决上述技术问题，本发明实施例提供一种用于等离子体损伤检测的半导体器件，包括：半导体衬底；金属层间介质层，位于所述半导体衬底的正面，所述金属层间介质层内形成有成对的第一金属互连结构与第二金属互连结构，以及成对的第三金属互连结构与第四金属互连结构；tsv刻蚀沟槽，位于所述第一金属互连结构和第二金属互连结构之间的金属层间介质层内，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分；第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫，位于所述半导体衬底的背面，所述第一测量衬垫与所述第一金属互连结构电连接，第二测量衬垫与所述第二金属互连结构电连接，第三测量衬垫与所述第三金属互连结构电连接，所述第四测量衬垫与所述第四金属互连结构电连接；其中，所述的第一测量衬垫与第二测量衬垫用于测量所述第一金属互连结构与第二金属互连结构之间的电容，所述第三测量衬垫与第四测量衬垫用于测量所述第三金属互连结构与第四金属互连结构之间的电容。

可选的，所述的用于等离子体损伤检测的半导体器件还包括：第一衬垫插塞、第二衬垫插塞、第三衬垫插塞和第四衬垫插塞，所述第一测量衬垫通过所述第一衬垫插塞与所述第一金属互连结构电连接，所述第二测量衬垫通过第二衬垫插塞与所述第二金属互连结构电连接，所述第三测量衬垫通过第三衬垫插塞与所述第三金属互连结构电连接，所述第四测量衬垫通过所述第四衬垫插塞与所述第四金属互连结构电连接。

可选的，所述金属互连结构包括多层金属层；其中，每个衬垫插塞连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构和/或所述第二金属互连结构的金属层一致。

可选的，所述的用于等离子体损伤检测的半导体器件还包括：第一衬垫开口、第二衬垫开口、第三衬垫开口和第四衬垫开口，位于所述半导体衬底的背面，且所述第一衬垫开口暴露出所述第一衬垫插塞的顶部表面，第二衬垫开口暴露出所述第二衬垫插塞的顶部表面，第三衬垫开口暴露出所述第三衬垫插塞的顶部表面，所述第四衬垫开口暴露出所述第四衬垫插塞的顶部表面；其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

可选的，所述的用于等离子体损伤检测的半导体器件还包括：第一衬垫开口、第二衬垫开口、第三衬垫开口和第四衬垫开口，位于所述半导体衬底的背面，且所述第一衬垫开口暴露出所述第一金属互连结构的顶部表面，第二衬垫开口暴露出所述第二金属互连结构的顶部表面，第三衬垫开口暴露出所述第三金属互连结构的顶部表面，所述第四衬垫开口暴露出所述第四金属互连结构的顶部表面；其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

可选的，所述tsv刻蚀沟槽内填充有介质材料或金属材料。

为解决上述技术问题，本发明实施例提供一种半导体器件的检测方法，包括：测量所述第一金属互连结构与第二金属互连结构之间的电容，以得到第一电容值；测量所述第三金属互连结构与第四金属互连结构之间的电容，以得到第二电容值；根据所述第一电容值与所述第二电容值的偏差，确定所述等离子体刻蚀工艺对所述半导体器件的损伤。

可选的，根据所述第一电容值与所述第二电容值的偏差，确定所述等离子体刻蚀工艺对所述半导体器件的损伤包括：如果所述偏差越大，则所述等离子体刻蚀工艺对所述半导体器件的损伤越强。

可选的，所述偏差用于指示所述第一电容值与所述第二电容值的差值或商值。

为解决上述技术问题，本发明实施例提供一种用于等离子体损伤检测的半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底的正面形成金属层间介质层，所述金属层间介质层内形成有成对的第一金属互连结构与第二金属互连结构，以及成对的第三金属互连结构与第四金属互连结构；对所述第一金属互连结构和第二金属互连结构之间的金属层间介质层进行等离子体刻蚀，以形成tsv刻蚀沟槽，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分；在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫，所述第一测量衬垫与所述第一金属互连结构电连接，第二测量衬垫与所述第二金属互连结构电连接，第三测量衬垫与所述第三金属互连结构电连接，所述第四测量衬垫与所述第四金属互连结构电连接；其中，所述的第一测量衬垫与第二测量衬垫用于测量所述第一金属互连结构与第二金属互连结构之间的电容，所述第三测量衬垫与第四测量衬垫用于测量所述第三金属互连结构与第四金属互连结构之间的电容。

可选的，在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫之前，所述的半导体器件的形成方法还包括：自所述半导体衬底的背面，对所述半导体衬底进行刻蚀，以形成第一插塞沟槽、第二插塞沟槽、第三插塞沟槽和第四插塞沟槽；在所述插塞沟槽内填充导电材料，以形成第一衬垫插塞、第二衬垫插塞、第三衬垫插塞和第四衬垫插塞；其中，所述第一测量衬垫通过所述第一衬垫插塞与所述第一金属互连结构电连接，所述第二测量衬垫通过第二衬垫插塞与所述第二金属互连结构电连接，所述第三测量衬垫通过第三衬垫插塞与所述第三金属互连结构电连接，所述第四测量衬垫通过所述第四衬垫插塞与所述第四金属互连结构电连接。

可选的，所述金属互连结构包括多层金属层；其中，每个衬垫插塞连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构和/或所述第二金属互连结构的金属层一致。

可选的，在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫之前，所述的半导体器件的形成方法还包括：自所述半导体衬底的背面，对所述半导体衬底进行刻蚀，以形成第一衬垫开口、第二衬垫开口、第三衬垫开口和第四衬垫开口；在所述第一衬垫开口、第二衬垫开口、第三衬垫开口和第四衬垫开口下方的半导体衬底内形成第一衬垫插塞至第四衬垫插塞；其中，所述第一测量衬垫位于所述第一衬垫开口的底部且通过所述第一衬垫插塞与所述第一金属互连结构电连接，所述第二测量衬垫位于所述第二衬垫开口的底部且通过第二衬垫插塞与所述第二金属互连结构电连接，所述第三测量衬垫位于所述第三衬垫开口的底部且通过第三衬垫插塞与所述第三金属互连结构电连接，所述第四测量衬垫位于所述第四衬垫开口的底部且通过所述第四衬垫插塞与所述第四金属互连结构电连接。

可选的，在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫之前，所述的半导体器件的形成方法还包括：自所述半导体衬底的背面，对所述半导体衬底进行刻蚀，以形成第一衬垫开口、第二衬垫开口、第三衬垫开口和第四衬垫开口，所述第一衬垫开口暴露出所述第一金属互连结构的顶部表面，第二衬垫开口暴露出所述第二金属互连结构的顶部表面，第三衬垫开口暴露出所述第三金属互连结构的顶部表面，所述第四衬垫开口暴露出所述第四金属互连结构的顶部表面；其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

可选的，在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫之前，所述的半导体器件的形成方法还包括：向所述tsv刻蚀沟槽内填充介质材料或金属材料。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

在本发明实施例中，提供一种用于等离子体损伤检测的半导体器件，包括：半导体衬底；金属层间介质层，位于所述半导体衬底的正面，所述金属层间介质层内形成有成对的第一金属互连结构与第二金属互连结构，以及成对的第三金属互连结构与第四金属互连结构；tsv刻蚀沟槽，位于所述第一金属互连结构和第二金属互连结构之间的金属层间介质层内，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分；第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫，位于所述半导体衬底的背面，所述第一测量衬垫与所述第一金属互连结构电连接，第二测量衬垫与所述第二金属互连结构电连接，第三测量衬垫与所述第三金属互连结构电连接，所述第四测量衬垫与所述第四金属互连结构电连接；其中，所述的第一测量衬垫与第二测量衬垫用于测量所述第一金属互连结构与第二金属互连结构之间的电容，所述第三测量衬垫与第四测量衬垫用于测量所述第三金属互连结构与第四金属互连结构之间的电容。采用上述方案，通过设置成对的金属互连结构，且tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分，进而对每组金属互连结构之间的电容进行测量以及比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

进一步，在本发明实施例中，通过设置衬垫插塞，且测量衬垫通过对应的衬垫插塞与对应的金属互连结构电连接，可以实现对成对的金属互连结构之间的电容进行测量。

进一步，在本发明实施例中，通过设置所述衬垫插塞连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构和/或所述第二金属互连结构的金属层一致，可以在对成对的金属互连结构之间的电容进行测量时，均对与tsv直接连接的金属层进行测量，提高等离子体损伤检测的准确性。

附图说明

图1是本发明实施例中一种用于等离子体损伤检测的半导体器件的形成方法的流程图；

图2至图6是本发明实施例中一种用于等离子体损伤检测的半导体器件的形成方法中各步骤对应的器件剖面结构示意图；

图7至图8是本发明实施例中另一种用于等离子体损伤检测的半导体器件的形成方法中部分步骤对应的器件剖面结构示意图；

图9至图10是本发明实施例中又一种用于等离子体损伤检测的半导体器件的形成方法中部分步骤对应的器件剖面结构示意图；

图11是本发明实施例中一种半导体器件的检测方法的流程图。

具体实施方式

在现有技术中，形成tsv结构的过程中，需要采用等离子体刻蚀工艺形成tsv刻蚀沟槽，然而在采用等离子体对某一材料进行处理时，会有部分等离子体电荷吸附在该材料上，当聚集的等离子体电荷越来越多时，容易产生等离子引入损伤。

具体而言，在等离子体刻蚀工艺中，常伴随有高能量的粒子及光子的轰击。例如在等离子体刻蚀工艺，将刻蚀气体通入刻蚀腔，刻蚀气体在射频源的解离下形成等离子体，进而在加速电场的作用下，等离子体对待处理材料进行物理轰击和化学刻蚀。射频解离后的等离子体是由自由电子和带电离子为主要成分组成的电浆体，其中必然存在等离子体电荷，因此在采用等离子体对某一材料进行处理时，会有部分等离子体电荷吸附在该材料上，当聚集的等离子体电荷越来越多时，会形成等离子电流，这一现象称之为等离子引入损伤，导致半导体器件的稳定性和可靠性下降。

然而，在现有技术中，当形成tsv刻蚀沟槽时，并没有适当的用于等离子体损伤检测的半导体器件对电荷聚集情况进行检测，容易发生tsv等离子体刻蚀工艺参数选择不当的情况，进而降低半导体器件的品质。

在现有的检测方法中，往往通过对栅氧化层进行检测，以确定栅氧化层在采用等离子体刻蚀工艺进行刻蚀的过程中产生的损伤程度。

具体而言，栅介质层作为nmos晶体管的不可或缺的组成结构之一，其通常是先采用热氧化工艺在半导体衬底上形成一层氧化层，然后通过等离子体刻蚀工艺刻蚀氧化层形成栅介质层。由于氧化层对外部的损伤高度敏感，当采用等离子体刻蚀工艺刻蚀氧化层时，会有部分等离子体电荷引入到氧化层中，形成等离子体电流。并且，在等离子体刻蚀多晶硅形成栅极时，多晶硅中也会累积等离子体电荷作用，当累积的正电势足够高时，使得等离子体电流通过栅介质层，使得栅介质层击穿，降低了nmos晶体管的可靠性。

更具体地，在现有技术的一种具体实施工艺中，可以通过检测不同的晶体管的阈值电压，进而根据阈值电压的差值确定栅氧化层的损伤程度。

在现有技术的另一种具体实施工艺中，可以通过检测不同的晶体管的漏电流，进而根据漏电流与漏电流标准值的差别，确定栅氧化层的损伤程度。

本发明的发明人经过研究发现，由于栅氧化层的位置、厚度均与tsv结构具有很大不同，采用栅氧化层的测量数值难以准确反映tsv刻蚀工艺导致的电荷聚集情况，也就难以根据栅氧化层的测量数值对tsv刻蚀工艺的工艺参数进行调整。

在本发明实施例中，提供一种用于等离子体损伤检测的半导体器件，包括：半导体衬底；金属层间介质层，位于所述半导体衬底的正面，所述金属层间介质层内形成有成对的第一金属互连结构与第二金属互连结构，以及成对的第三金属互连结构与第四金属互连结构；tsv刻蚀沟槽，位于所述第一金属互连结构和第二金属互连结构之间的金属层间介质层内，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分；第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫，位于所述半导体衬底的背面，所述第一测量衬垫与所述第一金属互连结构电连接，第二测量衬垫与所述第二金属互连结构电连接，第三测量衬垫与所述第三金属互连结构电连接，所述第四测量衬垫与所述第四金属互连结构电连接；其中，所述的第一测量衬垫与第二测量衬垫用于测量所述第一金属互连结构与第二金属互连结构之间的电容，所述第三测量衬垫与第四测量衬垫用于测量所述第三金属互连结构与第四金属互连结构之间的电容。采用上述方案，通过设置成对的金属互连结构，且tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分，进而对每组金属互连结构之间的电容进行测量以及比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图1，图1是本发明实施例中一种用于等离子体损伤检测的半导体器件的形成方法的流程图，所述形成方法可以包括步骤s11至步骤s14：

步骤s11：提供半导体衬底；

步骤s12：在所述半导体衬底的正面形成金属层间介质层，所述金属层间介质层内形成有成对的第一金属互连结构与第二金属互连结构，以及成对的第三金属互连结构与第四金属互连结构；

步骤s13：对所述第一金属互连结构和第二金属互连结构之间的金属层间介质层进行等离子体刻蚀，以形成tsv刻蚀沟槽，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构的至少一部分和/或所述第二金属互连结构的一部分；

步骤s14：在所述半导体衬底的背面形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫，所述第一测量衬垫与所述第一金属互连结构电连接，第二测量衬垫与所述第二金属互连结构电连接，第三测量衬垫与所述第三金属互连结构电连接，所述第四测量衬垫与所述第四金属互连结构电连接；其中，所述的第一测量衬垫与第二测量衬垫用于测量所述第一金属互连结构与第二金属互连结构之间的电容，所述第三测量衬垫与第四测量衬垫用于测量所述第三金属互连结构与第四金属互连结构之间的电容。

下面结合图2至图6对上述各个步骤进行说明。

图2至图6是本发明实施例中一种用于等离子体损伤检测的半导体器件的形成方法中各步骤对应的器件剖面结构示意图。

参照图2，提供半导体衬底100，在所述半导体衬底100的正面形成金属层间介质层110，所述金属层间介质层110内形成有金属互连结构112。具体地，所述金属层间介质层110内形成有成对的第一金属互连结构1121与第二金属互连结构1122，以及成对的第三金属互连结构1123与第四金属互连结构1124。

在具体实施中，所述半导体器件可以为控片(monitor)，也即可以不形成光电二极管(photodiode，pd)、逻辑器件(logicdevice)、像素器件(pixeldevice)等结构，以节约成本。

在具体实施中，所述半导体衬底100可以为硅衬底，或者所述半导体衬底100的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等适当的应用于图像传感器的材料，所述半导体衬底100还可以为绝缘体表面的硅衬底或者绝缘体表面的锗衬底，或者是生长有外延层(epitaxylayer，epilayer)的衬底。优选地，所述半导体衬底100可以为轻掺杂的半导体衬底，且掺杂类型与漏区相反。具体地，可以通过向所述半导体衬底100进行离子注入，实现深阱掺杂(deepwellimplant)。

所述金属层间介质层110可以为氧化硅层与氮化硅层的叠层、氧化硅层或氮化硅层。

所述金属互连结构112的材料可以为铜、铝、钛、钴，还可以为其他适当的金属。

需要指出的是，由于在后续测量工艺中，需要对第一金属互连结构与第二金属互连结构之间的电容、第三金属互连结构与第四金属互连结构之间的电容分别进行测量并进行比较，因此不同对的金属互连结构之间应当具有尽可能少的差异，以免除tsv刻蚀沟槽之外，额外增加差异性，影响比较结果。

参照图3，提供另一个半导体衬底120，对半导体衬底120与半导体衬底100的正面进行键合，并将键合后的半导体衬底进行翻转，以在后续工艺中对半导体衬底100的背面进行处理。

其中，所述半导体衬底100与半导体衬底120可以分别为逻辑晶圆(logicwafer)与像素晶圆(pixelwafer)，还可以分别为用于指示逻辑晶圆与像素晶圆的控片。

在具体实施中，还可以在翻转后对所述半导体衬底100的背面进行减薄处理，以在后续工艺中形成测量衬垫、插塞(via)沟槽、衬垫开口等结构时，减少工艺时长，有助于降低成本。

参照图4，对所述第一金属互连结构1121和第二金属互连结构1122之间的金属层间介质层110进行等离子体刻蚀，以形成tsv刻蚀沟槽141，且所述tsv刻蚀沟槽141暴露出所述第一金属互连结构1121的至少一部分和/或所述第二金属互连结构1122的一部分。

在具体实施中，采用等离子体刻蚀工艺形成tsv刻蚀沟槽141，容易发生等离子体电荷吸附的问题，例如吸附于金属层间介质层110内，导致等离子引入损伤。尤其是在金属互连结构112包括多层金属层时，tsv刻蚀沟槽141暴露出的金属层周围的金属层间介质层110更容易发生等离子引入损伤。

参照图5，向所述tsv刻蚀沟槽141(参照图4)内填充介质材料或金属材料，以形成tsv结构130。

在本发明实施例中，可以设置向所述tsv刻蚀沟槽141内填充的材料为金属材料，以使所述tsv结构130更接近于采用常规产品工艺形成的金属结构。

优选地，向所述tsv刻蚀沟槽141内填充的材料为介质材料。

在本发明实施例中，相比于填充金属材料，填充介质材料可以使得第一金属互连结构与第二金属互连结构之间的电容更接近于未进行等离子体刻蚀的情况，从而有机会在比较第一金属互连结构与第二金属互连结构之间的电容、第三金属互连结构与第四金属互连结构之间的电容时，提高判断准确性。

参照图6，自所述半导体衬底100的背面，对所述半导体衬底100进行刻蚀，以形成插塞沟槽，具体地，可以形成第一插塞沟槽至第四插塞沟槽，进而在所述插塞沟槽内填充导电材料，以形成衬垫插塞150，具体地，可以形成第一衬垫插塞151、第二插塞152、第三插塞153和第四衬垫插塞154。

其中，所述第一衬垫插塞151可以与第一金属互连结构1121连接，所述第二衬垫插塞152可以与第二金属互连结构1122连接，所述第三衬垫插塞153可以与第三金属互连结构1123连接，所述第四衬垫插塞154可以与第四金属互连结构1124连接。

在本发明实施例中，通过设置衬垫插塞150，且测量衬垫160通过对应的衬垫插塞150与对应的金属互连结构112电连接，可以实现对成对的金属互连结构112之间的电容进行测量。

进一步地，所述金属互连结构112可以包括多层金属层，其中，每个衬垫插塞150连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构1121和/或所述第二金属互连结构1122的金属层一致。

如图6示出的半导体器件中，所述tsv刻蚀沟槽暴露出第二金属互连结构1122的金属层为第三金属层(metal-3)，则设置每个衬垫插塞150也连接至第三金属层上。

在本发明实施例中，通过设置每个衬垫插塞150连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构1121和/或所述第二金属互连结构1122的金属层一致，可以在对成对的金属互连结构112之间的电容进行测量时，均对与tsv直接连接的金属层进行测量，提高等离子体损伤检测的准确性。

进一步地，在所述半导体衬底100的背面形成测量衬垫160，具体地，可以形成第一测量衬垫161、第二测量衬垫162、第三测量衬垫163和第四测量衬垫164。其中，所述第一测量衬垫161与所述第一金属互连结构1121电连接，第二测量衬垫162与所述第二金属互连结构1122电连接，第三测量衬垫163与所述第三金属互连结构1123电连接，所述第四测量衬垫164与所述第四金属互连结构1124电连接。

更具体地，所述第一测量衬垫161通过所述第一衬垫插塞151与所述第一金属互连结构1121电连接，所述第二测量衬垫162通过第二衬垫插塞152与所述第二金属互连结构1122电连接，所述第三测量衬垫163通过第三衬垫插塞153与所述第三金属互连结构1123电连接，所述第四测量衬垫164通过所述第四衬垫插塞154与所述第四金属互连结构1124电连接。

需要指出的是，所述的第一测量衬垫161与第二测量衬垫162用于测量所述第一金属互连结构1121与第二金属互连结构1122之间的电容，所述第三测量衬垫163与第四测量衬垫164用于测量所述第三金属互连结构1123与第四金属互连结构1124之间的电容。

在本发明实施例中，通过设置成对的金属互连结构112，且tsv刻蚀沟槽暴露出所述第一金属互连结构1121的至少一部分和/或所述第二金属互连结构1122的一部分，进而对每组金属互连结构112之间的电容进行测量以及比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

图7至图8是本发明实施例中另一种用于等离子体损伤检测的半导体器件的形成方法中部分步骤对应的器件剖面结构示意图。

参照图7，在图4示出的半导体器件的基础上，自所述半导体衬底的背面，对所述半导体衬底进行刻蚀，以形成衬垫开口270，具体地，可以形成第一衬垫开口271、第二衬垫开口272、第三衬垫开口273和第四衬垫开口274。

其中，所述第一衬垫开口271暴露出所述第一金属互连结构1121的顶部表面，第二衬垫开口272暴露出所述第二金属互连结构1122的顶部表面，第三衬垫开口273暴露出所述第三金属互连结构1123的顶部表面，所述第四衬垫开口274暴露出所述第四金属互连结构1124的顶部表面。

参照图8，在所述半导体衬底100的背面形成测量衬垫260，具体地，可以形成第一测量衬垫、第二测量衬垫、第三测量衬垫和第四测量衬垫。

其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

在本发明实施例中，通过设置暴露出金属互连结构112的顶部表面的衬垫开口270，以及位于衬垫开口270的底部的测量衬垫260，可以使测量衬垫260与对应的金属互连结构112电连接，从而可以实现对成对的金属互连结构112之间的电容进行测量。

在本发明实施例中，通过设置成对的金属互连结构112，且tsv刻蚀沟槽暴露出所述第一金属互连结构1121的至少一部分和/或所述第二金属互连结构1122的一部分，进而对每组金属互连结构112之间的电容进行测量以及比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

图9至图10是本发明实施例中又一种用于等离子体损伤检测的半导体器件的形成方法中部分步骤对应的器件剖面结构示意图。

参照图9，在图4示出的半导体器件的基础上，自所述半导体衬底的背面，对所述半导体衬底进行刻蚀，以形成衬垫开口370，具体地，可以形成第一衬垫开口371、第二衬垫开口372、第三衬垫开口373和第四衬垫开口374。

参照图10，在所述第一衬垫开口371、第二衬垫开口372、第三衬垫开口373和第四衬垫开口374下方的半导体衬底内形成衬垫插塞350，具体地，可以形成第一衬垫插塞至第四衬垫插塞；进一步地，在所述衬垫开口370的底部形成测量衬垫360，具体地，可以形成第一测量衬垫至第四测量衬垫。

其中，所述第一测量衬垫位于所述第一衬垫开口的底部且通过所述第一衬垫插塞与所述第一金属互连结构1121电连接，所述第二测量衬垫位于所述第二衬垫开口的底部且通过第二衬垫插塞与所述第二金属互连结构1122电连接，所述第三测量衬垫位于所述第三衬垫开口的底部且通过第三衬垫插塞与所述第三金属互连结构1123电连接，所述第四测量衬垫位于所述第四衬垫开口的底部且通过所述第四衬垫插塞与所述第四金属互连结构1124电连接。

在本发明实施例中，通过设置衬垫开口370、衬垫插塞350以及位于衬垫开口370的底部的测量衬垫360，可以使测量衬垫360与对应的金属互连结构112电连接，从而可以实现对成对的金属互连结构112之间的电容进行测量。

在本发明实施例中，通过设置成对的金属互连结构112，且tsv刻蚀沟槽暴露出所述第一金属互连结构1121的至少一部分和/或所述第二金属互连结构1122的一部分，进而对每组金属互连结构112之间的电容进行测量以及比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

在本发明实施例中，还提供了一种用于等离子体损伤检测的半导体器件的检测方法。

参照图11，图11是本发明实施例中一种半导体器件的检测方法的流程图。所述检测方法可以包括步骤s21至步骤s23：

步骤s21：测量所述第一金属互连结构与第二金属互连结构之间的电容，以得到第一电容值；

步骤s22：测量所述第三金属互连结构与第四金属互连结构之间的电容，以得到第二电容值；

步骤s23：根据所述第一电容值与所述第二电容值的偏差，确定所述等离子体刻蚀工艺对所述半导体器件的损伤。

在具体实施中，所述偏差可以用于指示所述第一电容值与所述第二电容值的差值或商值。

进一步地，根据所述第一电容值与所述第二电容值的偏差，确定所述等离子体刻蚀工艺对所述半导体器件的损伤的步骤可以包括：如果所述偏差越大，则所述等离子体刻蚀工艺对所述半导体器件的损伤越强。

具体地，根据所述第一电容值与所述第二电容值的差值越大，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤越强；根据所述第一电容值与所述第二电容值中的较大值与较小值的商值越大，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤越强。

在本发明实施例中，通过对每组金属互连结构之间的电容进行测量以及对偏差进行比较，可以确定所述等离子体刻蚀工艺对所述半导体器件的损伤，有助于及时调整tsv等离子体刻蚀工艺参数，从而提高半导体器件的品质。

在本发明实施例中，还提供了一种用于等离子体损伤检测的半导体器件，参照图6，可以包括：半导体衬底100；金属层间介质层110，位于所述半导体衬底100的正面，所述金属层间介质层110内形成有成对的第一金属互连结构1121与第二金属互连结构1122，以及成对的第三金属互连结构1123与第四金属互连结构1124；tsv刻蚀沟槽，位于所述第一金属互连结构1121和第二金属互连结构1122之间的金属层间介质层110内，且所述tsv刻蚀沟槽暴露出所述第一金属互连结构1121的至少一部分和/或所述第二金属互连结构1122的一部分；第一测量衬垫161、第二测量衬垫162、第三测量衬垫163和第四测量衬垫164，位于所述半导体衬底100的背面，所述第一测量衬垫161与所述第一金属互连结构1121电连接，第二测量衬垫162与所述第二金属互连结构1122电连接，第三测量衬垫163与所述第三金属互连结构1123电连接，所述第四测量衬垫164与所述第四金属互连结构1124电连接；其中，所述的第一测量衬垫161与第二测量衬垫162用于测量所述第一金属互连结构1121与第二金属互连结构1122之间的电容，所述第三测量衬垫163与第四测量衬垫164用于测量所述第三金属互连结构1123与第四金属互连结构1124之间的电容。

进一步地，所述的用于等离子体损伤检测的半导体器件还可以包括：第一衬垫插塞151、第二衬垫插塞152、第三衬垫插塞153和第四衬垫插塞154，所述第一测量衬垫161通过所述第一衬垫插塞151与所述第一金属互连结构1121电连接，所述第二测量衬垫162通过第二衬垫插塞152与所述第二金属互连结构1122电连接，所述第三测量衬垫163通过第三衬垫插塞153与所述第三金属互连结构1123电连接，所述第四测量衬垫164通过所述第四衬垫插塞154与所述第四金属互连结构1124电连接。

进一步地，所述tsv刻蚀沟槽内可以填充有介质材料或金属材料。

进一步地，所述金属互连结构112可以包括多层金属层；其中，每个衬垫插塞150连接的金属层与所述tsv刻蚀沟槽暴露出的所述第一金属互连结构1121和/或所述第二金属互连结构1122的金属层一致。

进一步地，参照图8，所述的用于等离子体损伤检测的半导体器件还可以包括：第一衬垫开口至第四衬垫开口，位于所述半导体衬底的背面，且所述第一衬垫开口暴露出所述第一金属互连结构1121的顶部表面，第二衬垫开口暴露出所述第二金属互连结构1122的顶部表面，第三衬垫开口暴露出所述第三金属互连结构1123的顶部表面，所述第四衬垫开口暴露出所述第四金属互连结构1124的顶部表面；其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

进一步地，参照图10，所述的用于等离子体损伤检测的半导体器件还可以包括：第一衬垫开口至第四衬垫开口，位于所述半导体衬底100的背面，且所述第一衬垫开口暴露出所述第一衬垫插塞的顶部表面，第二衬垫开口暴露出所述第二衬垫插塞的顶部表面，第三衬垫开口暴露出所述第三衬垫插塞的顶部表面，所述第四衬垫开口暴露出所述第四衬垫插塞的顶部表面；其中，所述第一测量衬垫位于所述第一衬垫开口的底部，所述第二测量衬垫位于所述第二衬垫开口的底部，所述第三测量衬垫位于所述第三衬垫开口的底部，所述第四测量衬垫位于所述第四衬垫开口的底部。

关于该半导体器件的原理、具体实现和有益效果请参照前文及图1至图10示出的关于半导体器件的形成方法的相关描述，此处不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。