半导体结构及其形成方法与流程

本发明实施例涉及半导体制造，且特别有关于半导体装置的接合技术及其形成的结构。

背景技术：

半导体装置用于各种电子产品的应用上，例如个人电脑、手机、数字数码相机和其他电子设备。半导体装置通常通过按序沉积绝缘或介电层、导电层和半导体层的材料于半导体基底上，且使用光刻技术将各种材料层图案化，以形成电路组件和元件在半导体基底上。许多集成电路通常是在单一半导体晶圆上制造，且通过沿着切割道在集成电路之间进行切割，将晶圆上各自独立的晶粒分开。举例而言，在多芯片模块中，或者在其他种类的封装中，这些各自独立的晶粒通常分开封装。

影像感测器用于将聚焦于影像感测器上的光学影像转变为电性信号。影像感测器包含光线检测元件例如光电二极管的阵列，且光线检测元件配置为对应于照射在光线检测元件上的光线强度产生电性信号。电性信号用于显示相对应的影像在屏幕上，或提供关于光学影像的信息。

虽然目前的影像感测器装置结构及其形成方法通常已经足够用于其预期的目的，但是仍无法在全部方面完全地令人满意。

技术实现要素：

根据本发明的一些实施例，提供半导体结构。此半导体结构包含第一半导体装置、第二半导体装置以及接合结构。第一半导体装置包含第一导电层形成于第一基板之上；第一蚀刻停止层形成于第一导电层之上，其中第一蚀刻停止层直接接触第一导电层；第一接合层形成于第一蚀刻停止层之上；以及第一接合导孔穿过第一接合层和第一蚀刻停止层而形成，其中第一接合导孔电性连接至第一导电层。第二半导体装置包含第二导电层形成于第二基板之上；第二蚀刻停止层形成于第二导电层之上，其中第二蚀刻停止层直接接触第二导电层；第二接合层形成于第二蚀刻停止层之上；以及第二接合导孔穿过第二接合层和第二蚀刻停止层而形成，其中第二接合导孔电性连接至第二导电层。接合结构位于第一基板与第二基板之间，其中接合结构包含第一接合导孔接合至第二接合导孔。

根据本发明的另一些实施例，提供半导体结构。此半导体结构包含影像感测器装置、逻辑电路装置以及混成接合结构。影像感测器装置包含第一基板，其中第一基板包含第一内连线区和像素区；光感测区形成于第一基板中的像素区内；第一氧化物层形成于光感测区下方；第一接合层形成于第一氧化物层下方；以及第一接合导孔穿过第一接合层和第一氧化物层而形成。逻辑电路装置形成于影像感测器装置下方，其中逻辑电路装置包含第二基板，其中第二基板包含第二内连线区和逻辑区；晶体管装置形成于第二基板之上；第二氧化物层形成于晶体管装置之上；第二接合层形成于第二氧化物层之上；以及第二接合导孔穿过第二接合层和第二内连线区内的第二氧化物层而形成。混成接合结构位于影像感测器装置与逻辑电路装置之间，且混成接合结构包括第一接合导孔接合至第二接合导孔。

根据本发明的一些实施例，提供形成半导体结构的方法。此方法包含形成第一半导体装置，其中形成第一半导体装置的步骤包含形成第一氧化物层于第一基板之上，其中第一基板包含像素区和第一内连线区；形成第一接合层于第一氧化物层之上；形成第一凹陷于第一接合层中的像素区内；形成第一沟槽穿过第一内连线区内的第一接合层和第一氧化物层；填充导电材料于第一凹陷和第一沟槽内，以形成第一虚置垫和第一接合导孔。此方法也包含形成第二半导体装置，其中形成第二半导体装置的步骤包含形成第二氧化物层于第二基板之上，其中第二基板包含逻辑区和第二内连线区；形成第二接合层于第二氧化物层之上；形成第二凹陷于逻辑区内的第二接合层中；形成第二沟槽穿过第二接合层和第二氧化物层；填充导电材料于第二凹陷和第二沟槽内，以形成第二虚置垫和第二接合导孔。此方法还包含通过将第一接合导孔接合至第二接合导孔，以及将第一虚置垫接合至第二虚置垫，将第一半导体装置与第二半导体装置接合。

附图说明

为了让本发明实施例能更容易理解，以下配合说明书附图作详细说明。应该注意，根据工业上的标准范例，各个部件(feature)未必按照比例绘制。实际上，为了让讨论清晰易懂，各个部件的尺寸可以被任意放大或缩小。

第1a-1i图显示根据本发明的一些实施例，形成半导体结构的剖面示意图。

图2显示根据本发明的一些实施例，图1h的第一虚置垫、第一接合导孔、第二虚置垫和第二接合导孔的俯视图。

第3a-3c图显示根据本发明的一些实施例，形成半导体结构的剖面示意图。

第4a-4d图显示根据本发明的一些实施例，第一虚置垫和第二虚置垫的排列或布局的立体图。

第5a-5d图显示根据本发明的一些实施例，形成半导体结构的剖面示意图。

附图标记说明：

11、21～第一区；

12、22～第二区；

15a～第一蚀刻步骤；

15b～第二蚀刻步骤；

15c～第三蚀刻步骤；

25～光线；

100a、100b、500～第一半导体装置；

200a、200b、600～第二半导体装置；

300a、300b、700～半导体结构；

102、502～第一基板；

102a、502a、602a～第一表面；

102b、502b、602b～第二表面；

104～第一导电层；

106～第一蚀刻停止层；

108～第一氧化物层；

110～第一接合层；

111～凹陷；

t1～第一厚度；

t2～第二厚度；

112～导电材料；

113～第一沟槽；

114～第一虚置垫；

116～第一接合导孔；

w1～第一宽度；

w2～第二宽度；

w3～第三宽度；

w4～第四宽度；

d1～第一深度；

d2～第二深度；

d3～第三深度；

d4～第四深度；

202、602～第二基板；

204～第二导电层；

206～第二蚀刻停止层；

208～第二氧化物层；

210～第二接合层；

214～第二虚置垫；

216～第二接合导孔；

310～混成接合结构；

310a～第一金属接合接口；

310b～第二金属接合接口；

310c～非金属接口；

504～光感测区；

506、606～栅极介电层；

508、608～栅极电极层；

510、610～晶体管装置；

512、612～栅极间隔物；

514、614～层间介电层；

520～第一内连线结构；

522、622～金属间介电层；

524、624～导线；

526、626～导孔插塞；

528～金属阻挡结构；

530～深隔离结构；

532～金属遮蔽结构；

534～网格结构；

534a～底部；

534b～顶部；

536～介电层；

540～彩色滤光片；

542～微透镜结构；

620～第二内连线结构。

具体实施方式

以下内容提供了许多不同实施例或范例，以实现本发明实施例标的的不同部件。以下描述组件和配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明实施例可在各个范例中重复参考标号及/或字母。此重复是为了简化和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。

以下描述实施例的一些变化，在各种附图和说明的实施例中，使用相似的参考标号来标示相似的元件。可以理解的是，在描述的方法的前、期间和之后可以提供额外的操作，并且在此描述的一些操作对于方法的其他实施例而言可以被置换或消除。

提供实施例以形成具有混成接合(hybridbonding)结构的半导体结构。第1a-1i图显示根据本发明的一些实施例，形成半导体结构300a的剖面示意图，半导体结构300a是通过混成接合工艺将第一半导体装置100a与第二半导体装置200a接合而形成。

如图1a所示，半导体装置100a包含第一基板102，第一基板102包含第一表面102a，以及与第一表面102a相反的第二表面102b。第一基板102可由硅或其他半导体材料制成。替换地或额外地，第一基板102可包含其他元素半导体材料，例如锗。在一些实施例中，第一基板102由化合物半导体制成，例如碳化硅、砷化镓、砷化铟、或磷化铟。在一些实施例中，第一基板102由合金半导体制成，例如硅锗、硅锗碳化物、磷化砷镓(galliumarsenicphosphide)、或磷化铟镓(galliumindiumphosphide)。在一些实施例中，第一基板102包含磊晶层，举例而言，第一基板102具有磊晶层位于整体半导体上。

第一基板102包含第一区11和第二区12。在一些实施例中，第一基板102为影像感测器装置的基板，第一区11为第一内连线区(或重分布层(redistributionlayer(rdl)区)，且第二区12为像素区。

在一些实施例中，井区部分(未示出)可形成在第一基板102的第二区12中，在第一基板102上进行离子布植工艺以形成井区部分。在一些实施例中，井区部分可用砷(as)或磷(p)离子掺杂，以形成n型井区部分。在一些实施例中，井区部分可用硼(b)离子掺杂，以形成p型井区部分。

第一基板102还可包含隔离部件，例如浅沟槽隔离(shallowtrenchisolation，sti)部件、或硅局部氧化(localoxidationofsilicon，locos)部件。隔离部件可定义并隔离各种装置元件。

第一导电层104形成在第一基板102的第一区11内，第一导电层104可以是内连线结构的导电层。第一导电层104可由铜(cu)、铜合金、铝(al)、铝合金、钨(w)、钨合金、钛(ti)、钛合金、钽(ta)或钽合金制成。在一些实施例中，第一导电层104通过电镀法形成。

第一蚀刻停止层106形成在第一基板102的第一表面102a之上，且第一氧化物层108形成在第一蚀刻停止层106之上。第一蚀刻停止层106由氧化硅(siox)、碳化硅(sic)、氮化硅(sixny)、碳氮化硅(sicn)、碳氧化硅(sioc)、碳氧氮化硅(siocn)、或其他合适材料制成。在一些实施例中，第一氧化物层108由氧化硅(siox)制成。

第一接合层110形成在第一氧化物层108之上，第一接合层110具有第一抗蚀刻性(etchingresistance)，第一氧化物层108具有第二抗蚀刻性，且第二抗蚀刻性大于第一抗蚀刻性。在一些实施例中，第一接合层110由sioxfyczng、介电材料、或其他合适材料制成。举例而言，第一接合层110由氮氧化硅(sion)或氮化硅(sin)制成。在一些实施例中，第一氧化物层108由二氧化硅(sio2)制成。应注意的是，由于第一接合层110和第一氧化物层108具有不同的抗蚀刻性，第一接合层110不是由氧化物材料制成。在一些实施例中，第一接合层110不是由二氧化硅(sio2)制成。

之后，如图1b所示，根据本发明的一些实施例，在第二区12内的第一接合层110的一部分被移除，以形成凹陷111。

通过使用图案化工艺形成凹陷111，图案化工艺包含光刻工艺和蚀刻工艺。光刻工艺包含光刻胶涂布(例如旋转涂布)、软烤、掩模对准、曝光、曝后烤、将光刻胶显影、冲洗和干燥(例如硬烤)。蚀刻工艺可包含干蚀刻工艺或湿蚀刻工艺。由于在第一接合层110与第一氧化物层108之间有蚀刻选择性，直到第一氧化物层108的顶面露出，蚀刻工艺才停止。

在一些实施例中，第一接合层110由氮氧化硅(sion)制成，且第一氧化物层108由二氧化硅(sio2)制成。应注意的是，相较于第一氧化物层108的材料，第一接合层110的材料具有额外的元素，例如氮(n)。蚀刻工艺可识别出sion与sio2之间的差异，因此第一接合层110和第一氧化物层108具有不同的抗蚀刻性。当第一氧化物层108的顶面露出时，蚀刻工艺才停止。

第一接合层110沿着垂直方向具有第一厚度t1，且第一氧化物层108沿着垂直方向具有第二厚度t2。如果第一接合层110与第一氧化物层108之间的蚀刻选择比不够大，很难控制第一接合层110的蚀刻深度。将需要较高/较厚的第一接合层，以防止第一氧化物层108被移除。由于此实施例的第一接合层110与第一氧化物层108之间有大的蚀刻选择比，直到第一氧化物层108的顶面露出，化学机械研磨(chemicalmechanicalpolishing，cmp)工艺才停止。因此，第一接合层110的第一厚度t1可设计成小于第一氧化物层108的第二厚度t2。在一些实施例中，第一接合层110的第一厚度t1在从约0.1μm到约7μm的范围内。在一些实施例中，第一氧化物层108的第二厚度t2与第一接合层110的第一厚度t1的比值(t2/t1)在从约2到约10的范围内。由于第一接合层110的第一厚度t1降低，第一半导体装置100a的整体厚度降低。此外，由于较薄的第一接合层110，制造时间和成本也降低。

接着，如图1c所示，根据本发明的一些实施例，移除在第一区11内的第一接合层110的一部分，以形成第一沟槽113。通过进行第一蚀刻步骤15a而移除第一接合层110的上述部分，在第一区11内的第一氧化物层108的顶面通过第一沟槽113而露出。

后续如图1d所示，根据本发明的一些实施例，移除第一氧化物层108的一部分以延伸第一沟槽113的深度。通过进行第二蚀刻步骤15b而移除第一氧化物层108的上述部分，直到第一蚀刻停止层106的顶面露出，停止第二蚀刻步骤15b。

接着，如图1e所示，根据本发明的一些实施例，露出第一蚀刻停止层106的一部分，以进一步延伸第一沟槽113的深度。通过进行第三蚀刻步骤15c而移除第一蚀刻停止层106的上述部分，第一导电层104由第一沟槽113露出，且因此第一沟槽113穿过第一蚀刻停止层106、第一氧化物层108和第一接合层110。

应注意的是，蚀刻工艺包含第一蚀刻步骤15a、第二蚀刻步骤15b和第三蚀刻步骤15c，且第一蚀刻步骤15a、第二蚀刻步骤15b和第三蚀刻步骤15c在原位(in-situ)进行。具体而言，第一蚀刻步骤15a、第二蚀刻步骤15b和第三蚀刻步骤15c在相同的反应腔室进行，而没有转移至其他腔室。因此，降低了半导体装置100a受到污染的风险。

之后，如图1f所示，根据本发明的一些实施例，在第一区11的第一沟槽113内和第二区12的凹陷111内形成导电材料112。

导电材料112可由铜(cu)、铜合金、铝(al)、铝合金、钨(w)、钨合金、钛(ti)、钛合金、钽(ta)或钽合金制成。在一些实施例中，导电材料112通过电镀法形成。

接着，如图1g所示，根据本发明的一些实施例，在导电材料112上进行研磨工艺，以平坦化导电材料112的顶面。在一些实施例中，研磨工艺为化学机械研磨(cmp)工艺。

结果，通过在凹陷111内填充导电材料112，形成第一虚置垫(dummypad)114于第二区12中。第一虚置垫114并未电性连接至其他装置，且不提供任何功能。第一虚置垫114被配置来在进行研磨工艺期间，例如化学机械研磨(cmp)工艺，降低负载效应(loadingeffect)。

对于具有不同露出面积(或蚀刻面积)的区域而言，由于负载效应很难控制蚀刻均匀性。取决于蚀刻策略，负载效应为较大面积的蚀刻速率比较小面积的蚀刻速率快或慢。换言之，负载效应为在较大面积的蚀刻速率与较小面积的蚀刻速率不匹配。这表示负载效应可能受到图案密度影响。由于第一接合导孔116形成在第一基板102的第一区11中，如果在第一基板102的第二区12中没有形成虚置垫，第二区12的导电材料的图案密度会小于在第一区11的导电材料的图案密度。在第一区11中用于接合的导电材料的图案密度与在第二区12中的导电材料的图案密度不相等，因此，由于负载效应，第一接合层110的顶面在cmp工艺之后可能会不平坦，第一接合层110可能会有凸起或凹陷的顶面。由于不平坦的顶面，第一接合层110与第二接合层210的接合效能可能会下降。为了改善接合效能，在第一基板102的第二区12中形成第一虚置垫114，以增加在第二区12中的图案密度。

通过在第一沟槽113内填充导电材料112，在第一区11中形成第一接合导孔116。第一接合导孔116穿过第一接合层110、第一氧化物层108和第一蚀刻停止层106。第一接合导孔116电性连接至第一导电层104，以将信号传递至第一基板102中的内连线结构。

应注意的是，第一接合导孔116直接接触第一导电层104，在第一接合导孔116与第一导电层104之间没有任何导线或导孔，第一接合导孔116只穿过一层蚀刻停止层(例如第一蚀刻停止层106)。

第一虚置垫114沿着垂直方向具有第一深度d1，且沿着水平方向具有第一宽度w1。在一些实施例中，第一深度d1在从约0.1μm到约7μm的范围内。在一些实施例中，第一宽度w1在从约0.01μm到约200μm的范围内。

第一接合导孔116沿着垂直方向具有第二深度d2，且沿着水平方向具有第二宽度w2。第二宽度w2大致上等于第一宽度w1，第二深度d2大于第一深度d1。在一些实施例中，第二深度d2在从约3μm到约20μm的范围内。在一些实施例中，第二宽度w2在从约0.01μm到约200μm的范围内。第一接合导孔116从顶面到底面具有大致上固定的第二宽度w2。

后续如图1h所示，根据本发明的一些实施例提供第二半导体装置200a，第二半导体装置200a与第一半导体装置100a类似。在一些实施例中，第一半导体装置100a为影像感测器装置，且第二半导体装置200a为逻辑装置，例如特用集成电路(applicationspecificic，asic)。

第二半导体装置200a包含第二基板202，且第二基板202包含第一区21和第二区22。在一些实施例中，第一区21为第二内连线区，且第二区22为逻辑区。第二蚀刻停止层206形成于第二基板202之上，且第二氧化物层208形成于第二蚀刻停止层206之上。第二接合层320形成于第二氧化物层208之上。

第二导电层204形成在第二基板202的第一区21中，第二虚置垫214形成在第二基板202的第二区22的第二接合层210中，且形成第二接合导孔216穿过在第二基板202的第一区21中的第二接合层210、第二氧化物层208和第二蚀刻停止层206。

应注意的是，第二接合导孔216只穿过一层蚀刻停止层206，蚀刻停止层206与第二导电层204直接接触。第二接合导孔216电性连接至第二导电层204，且与第二导电层204直接接触，在第二接合导孔216与第二导电层204之间没有导线或导孔。通过进行单一蚀刻工艺形成第二接合导孔216，单一蚀刻工艺包含多个蚀刻步骤，且单一蚀刻工艺在一反应腔室内进行，而没有转移至其他腔室。

第一接合导孔116面对第二接合导孔216，且第一虚置垫114面对第二虚置垫214。在进行混成接合工艺之前，可在第一接合层110及/或第二接合层210的顶面上进行预清洁工艺。

第二虚置垫214沿着垂直方向具有第三深度d3，且沿着水平方向具有第三宽度w3。在一些实施例中，第三深度d3在从约0.1μm到约7μm的范围内。在一些实施例中，第三宽度w3在从约0.01μm到约200μm的范围内。第二接合导孔216沿着垂直方向具有第四深度d4，且沿着水平方向具有第四宽度w4。在一些实施例中，第四深度d4在从约3μm到约20μm的范围内。在一些实施例中，第四宽度w4在从约0.01μm到约200μm的范围内。第二接合导孔216从顶面到底面具有大致上固定的第四宽度w4。

第一虚置垫114的第一宽度w1大抵上与第二虚置垫214的第三宽度w3相同，以帮助接合对准。类似地，第一接合导孔116的第二宽度w2大抵上与第二接合导孔216的第四宽度w4相同，以帮助接合对准。

接着，如图1i所示，根据本发明的一些实施例，通过将第一接合层110与第二接合层210接合，使第一半导体装置100a接合至第二半导体装置200a，以形成半导体结构300a。半导体结构300a为三维集成电路(3dic)堆叠结构，其使用混成接合工艺进行接合。

混成接合工艺包含至少两种接合，其包含金属对金属接合，以及非金属对非金属接合。混成接合结构310形成于第一半导体装置100a与第二半导体装置200a之间。混成接合结构310包含第一接合导孔116和第二接合导孔216，其通过金属对金属接合方式而接合，以及包含第一虚置垫114和第二虚置垫214，其通过金属对金属接合接合方式而接合。另外，第一接合层110和第二接合层210通过非金属对非金属接合方式而接合。应注意的是，由于第一接合层110和第二接合层210两者皆不是由氧化物制成，在第一接合层110与第二接合层210之间没有氧化物对氧化物接合层。

在一些实施例中，混成接合工艺可在惰性环境中进行，例如充填惰性气体的环境，惰性气体包含n2、ar、he或前述的组合。在混成接合工艺之后，在半导体结构300a上进行热工艺。

混成接合结构310具有第一金属接合接口310a在第一接合导孔116与第二接合导孔216之间，以及第二金属接合接口310b在第一虚置垫114与第二虚置垫214之间。由于热工艺，混成接合结构310可能没有清楚的非金属接合接口310c(以虚线标示)在第一接合层110与第二接合层210之间。

由于第一接合层110和第二接合层210两者皆具有平坦的顶面，改善了第一半导体装置100a与第二半导体装置200a之间的接合强度。因此，可以避免脱层问题，并且可以改善接合效能。此外，来自cmp工艺所造成的碟状凹陷或突起问题可以获得解决或大幅地减少。

图2显示根据本发明的一些实施例，图1h的第一虚置垫114、第一接合导孔116、第二虚置垫214和第二接合导孔216的俯视图。

在第一半导体装置100a、100b中，第二区12位于第一基板102的中央，且第一区11围绕第二区12。第一区11用于形成各种重分布层(rdl)，以将在第二区12的装置的信号传递至外界。当从上视角度观的，在第二区12中的第一虚置垫114被在第一区11中的第一接合导孔116围绕。

类似地，在第二半导体装置200a、200b中，第二区22位于第二基板202的中央。当从上视角度观的，在第二区22中的第二虚置垫214被在第一区21中的第二接合导孔216围绕。

第3a-3c图显示根据本发明的一些实施例，形成半导体结构300b的剖面示意图。在第3a-3c图中用于形成半导体结构300b的一些工艺和材料，与在第1a-1i图中用于形成半导体结构300a的那些工艺和材料类似或相同，在此不重复叙述。

第3a-3c图中的半导体结构300b与第1a-1i图中半导体结构300a相似，且差异处在于第一接合导孔116的形状与第二接合导孔216的形状不同。

如图3a所示，第一凹陷111形成于第一接合层110中，且第一凹陷111的宽度从顶部到底面逐渐减少(tapered)。形成第一沟槽113穿过第一接合层110、第一氧化物层108和第一蚀刻停止层106。第一导电层104的顶面由第一沟槽113露出，第一沟槽113的宽度从顶部到底面逐渐减少。

之后，如图3b所示，根据本发明的一些实施例，在第一凹陷111和第一沟槽113内形成导电材料，以形成第一虚置垫114在第二区12中，以及形成第一接合导孔116在第一区11中。第一接合导孔116电性连接至第一导电层104。第一接合导孔116的宽度从顶面到底面逐渐减少，且底面比顶面更靠近第一基板102。

接着，如图3c所示，根据本发明的一些实施例，通过将第一接合层110和第二接合层210接合，将第一半导体装置100b接合至第二半导体装置200b，以形成半导体结构300b。第二半导体装置200b包含在第二区12中的第二虚置垫214，以及在第一区11中的第二接合导孔216。半导体结构300b为三维集成电路(3dic)堆叠结构，其使用混成接合工艺进行接合。

混成接合结构310形成于第一半导体装置100b与第二半导体装置200b之间，第一接合导孔116的形状相对于中央界面对称于第二接合导孔216的形状，且第一虚置垫114的形状相对于中央界面对称于第二虚置垫214的形状。

混成接合结构310包含第一接合导孔116和第二接合导孔216，其通过金属对金属接合方式而接合，以及包含第一虚置垫114和第二虚置垫214，其通过金属对金属接合方式而接合。另外，第一接合层110和第二接合层210通过非金属对非金属接合方式而接合。

第4a-4d图显示根据本发明的一些实施例，第一虚置垫114和第二虚置垫214的排列或布局的立体图。

如图4a所示，第一虚置垫114与第二虚置垫214重叠。第一虚置垫114的右侧侧壁表面对齐第二虚置垫214的右侧侧壁表面。

如图4b所示，第一虚置垫114正交于(orthogonalto)第二虚置垫214。第一虚置垫114的一部分与第二虚置垫214的一部分重叠。由于在第二区12中的导电材料的图案密度通过形成第一虚置垫114而增加，以降低负载效应，在进行研磨工艺(例如cmp工艺)之后，可以得到第一接合层110和第二接合层210的平坦顶面，提供平坦顶面以提高第一接合层110与第二接合层210之间的接合强度。因此，即使第一虚置垫114的整体面积没有与第二虚置垫214的整体面积重叠，第一半导体装置100a、100b与第二半导体装置200a、200b之间的接合强度仍然足够好到可以防止脱层。在一些实施例中，第一虚置垫114与第二虚置垫214之间重叠的量在从约30％到约100％的范围内。当重叠的量在上述范围内时，第一半导体装置100a、100b与第二半导体装置200a、200b之间的接合强度佳。

如图4c所示，一个第一虚置垫114可能与两个相邻的第二虚置垫214重叠。第一虚置垫114可横跨两个相邻的第二虚置垫214。

如图4d所示，第一虚置垫114的一部分与第二虚置垫214的一部分重叠。更具体而言，第一虚置垫114的左侧侧壁表面未对齐第二虚置垫214的左侧侧壁表面。在第一虚置垫114的左侧侧壁表面与第二虚置垫214的左侧侧壁表面之间有间隔。在一些实施例中，第一虚置垫114可与第二虚置垫214的一半重叠。

第5a-5d图显示根据本发明的一些实施例，形成半导体结构700的剖面示意图。半导体结构700由混成接合第一半导体装置500与第二半导体装置600而形成。

如图5a所示，第一半导体装置500包含第一基板502。第一基板502包含第一表面502a和第二表面502b，且第一基板502包含第一区11和第二区12。在一些实施例中，第一半导体装置500为背照式(backsideilluminated，bsi)影像感测器装置。在一些实施例中，第一区11为第一内连线区，且第二区12为像素区。

数个光感测区504形成在第一基板502中，.光感测区504用于分别检测红光、绿光和蓝光波长的强度(辉度)。在一些实施例中，光感测区504为光电二极管(photodiode，pd)区。光感测区504可用掺质掺杂。在一些实施例中，第一基板502用第一导电类型掺杂，且光感测区504用第二导电类型掺杂。在一些实施例中，第一基板502用p型掺质，例如硼(b)或镓(ga)掺杂，且光感测区504用n型掺质，例如磷(p)或砷(as)掺杂。

晶体管装置510形成在第一基板502的第一表面502a上。晶体管装置510包含栅极介电层506，以及栅极电极层508在栅极介电层506上，一对栅极间隔物512形成在晶体管装置510的侧壁表面上。在一些实施例中，晶体管装置510为传输(transfer)晶体管装置。

栅极介电层506由介电材料制成，例如氧化硅、氮化硅、氮氧化硅、具有高介电常数(high-k)的介电材料、或前述的组合。栅极介电层506可由沉积工艺形成，例如化学气相沉积(chemicalvapordeposition，cvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)、高密度等离子体化学气相沉积(highdensityplasmacvd，hdpcvd)、金属有机化学气相沉积(metalorganiccvd，mocvd)、或等离子体增强化学气相沉积(plasmaenhancedcvd，pecvd)。栅极电极层508可由导电材料制成，例如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、或其他合适材料。栅极电极层508可由沉积工艺形成，例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、或其他合适工艺。

在一些实施例中，栅极间隔物512由氧化硅、氮化硅、氮氧化硅、或其他合适材料制成。在一些实施例中，栅极间隔物512由化学气相沉积(cvd)工艺、或物理气相沉积(pvd)工艺形成。

在一些实施例中，形成四个n型金属氧化物半导体(mos)晶体管，这四个n型金属氧化物半导体(mos)晶体管为：用于将光电二极管收集到的光电荷(opticalcharges)传输至浮动扩散(floatingdiffusion，fd)区的传输晶体管(transfertransistor)tx；将浮动扩散区的电位设定成更合适的电平，并且在电荷放电后将浮动扩散区重设的重设晶体管(resettransistor)rx；作为源极随耦缓冲放大器(sourcefollowerbufferamplifier)的用的驱动晶体管(drivetransistor)dx；以及进行切换功能以定址(address)像素的选择晶体管(selecttransistor)sx。

层间介电层(inter-layerdielectric(ild)layer)514形成于第一基板502的第一表面102a之上，层间介电层514可包含多层。层间介电层514由氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)、低介电常数介电材料、或其他合适的介电材料制成。

第一内连线结构520形成于层间介电层514之上，第一内连线结构520包含金属间介电层(inter-metaldielectric(imd)layer)522、导线524、导孔插塞526、以及金属阻挡结构(metalblockstructure)528。金属阻挡结构528不会电性连接至第一虚置垫114。金属间介电层522可为单层或多层。金属阻挡结构528和第一导电层104在相同水平高度。导线524和导孔插塞526形成于金属间介电层522中，导线524经由导孔插塞526电性连接至另一相邻的导线524。第一内连线结构520在后段(back-end-of-line)(beol)工艺中形成。

金属间介电(imd)层522由氧化硅(siox)、氮化硅(sixny)、氮氧化硅(sion)、低介电常数介电材料、或前述的组合制成。在一些实施例中，金属间介电层522由超低介电常数(extremelow-k，elk)介电材料制成，其介电常数值(k)小于约2.5。在一些实施例中，超低介电常数(elk)介电材料包含掺杂碳的氧化硅、非晶形氟化碳、聚对二甲苯(parylene)、二苯并环丁烯(bis-benzocyclobutenes，bcb)、聚四氟乙烯(polytetrafluoroethylene，ptfe)，又称铁氟龙(teflon)、或碳氧化硅聚合物(siliconoxycarbidepolymers，sioc)。在一些实施例中，超低介电常数(elk)介电材料包含现有介电材料的多孔形态，例如多孔氢倍半硅氧烷(hydrogensilsesquioxane，hsq)、多孔甲基倍半硅氧烷(methylsilsesquioxane，msq)、多孔聚芳醚(polyarylether，pae)、多孔高分子(silk)、或多孔二氧化硅(sio2)。在一些实施例中，金属间介电层522由等离子体增强化学气相沉积(pecvd)工艺或旋转涂布工艺沉积而成。

导线524、导孔插塞526和金属阻挡结构528各自独立地由铜(cu)、铜合金、铝(al)、铝合金、钨(w)、钨合金、钛(ti)、钛合金、钽(ta)或钽合金制成。在一些实施例中，导线524、导孔插塞526和金属阻挡结构528由电镀法形成。

第一蚀刻停止层106形成在第一内连线结构520上，且第一氧化物层108形成在第一蚀刻停止层106上。第一接合层110形成在第一氧化物层108上，第一虚置垫114形成在第一接合层110中，且第一接合导孔116穿过多层形成，这些层包含第一接合层110、第一氧化物层108和第一蚀刻停止层106。第一接合导孔116电性连接至第一内连线结构520的第一导电层104(或顶部金属层)。

之后，如图5b所示，根据本发明的一些实施例，第二半导体装置600与第一半导体装置500相对应地设置。在一些实施例中，第二半导体装置600为逻辑装置。

第二半导体装置600包含第二基板602，第二基板602包含第一表面602a和第二表面602b，且第二基板602包含第一区21和第二区22。在一些实施例中，第二半导体装置600为逻辑装置。在一些实施例中，第一区21为第二内连线区，且第二区22为逻辑区。

晶体管装置610形成于第二基板602的第一表面602a之上。晶体管装置610包含栅极介电层606，以及栅极电极层608在栅极介电层606上，一对栅极间隔物612形成在晶体管装置610的侧壁表面上。

层间介电(ild)层614形成于第二基板602的第一表面602a之上。第二内连线结构620形成于层间介电层614之上，第二内连线结构620包含金属间介电(imd)层622、导线624和导孔插塞626。金属间介电层622可为单层或多层。导线624和导孔插塞626形成于金属间介电层622中，导线624经由导孔插塞626电性连接至另一相邻的导线624。第二内连线结构620在后段(beol)工艺中形成。

第二蚀刻停止层206形成于第二内连线结构620上，且第二氧化物层208形成于第一蚀刻停止层206上。第二接合层610形成于第二氧化物层608上。第二虚置垫214形成于第二接合层210中，且第二接合导孔216穿过多层形成，其包含第二接合层210、第二氧化物层208和第二蚀刻停止层206。第二接合导孔216电性连接至第二内连线结构620的导电层204(或顶部金属层)。

接着，如图5c所示，根据本发明的一些实施例，第一半导体装置500通过混成接合工艺接合至第二半导体装置600，以形成半导体结构700，半导体结构700为三维集成电路(3dic)。第一虚置垫114接合至第二虚置垫214，且第一接合导孔116接合至第二接合导孔216。

之后，如图5d所示，在混成接合工艺之后，在第一基板502内形成深隔离结构530。深隔离结构530由在深沟槽内填充隔离材料而形成，深沟槽从第一基板502的第二表面502b形成。

数个网格(grid)结构534形成于第二区12中的深隔离结构530之上，网格结构534用于引导光线朝向相对应的光感测区504。每个网格结构534包含底部534a和位于底部534a之上的顶部534b。在一些实施例中，底部534a由金属材料制成，且顶部534b由介电材料制成。金属遮蔽结构532形成于第一区11中的第一基板502的第二表面502b上。介电层536形成于网格结构534以及金属遮蔽结构532上，介电层536由氧化硅、氮化硅、氮氧化硅或前述的组合制成。介电层536可具有单层或多层。

数个彩色滤光片540形成在介电层536中，每个网格结构534形成在两个相邻的彩色滤光片540之间的界面区下方。彩色滤光片540对准光感测区504，其被配置来过滤可见光，并使得在红(r)、绿(g)或蓝(b)波长的光线可以穿透到达光感测区504。

彩色滤光片540由以染料为主(或颜料为主)的聚合物制成，以过滤出特定频带(frequencyband)(例如希望得到的光的波长)。在一些其他实施例中，彩色滤光片540由具有彩色颜料的树脂或其他以有机为主的材料制成。

数个微透镜结构542形成在彩色滤光片540之上，微透镜结构542可具有多种形状和尺寸，取决于用在微透镜结构542的材料的折射率。光线25在第一基板502的第二表面502b之上，微透镜结构542引导光线25至个别的彩色滤光片540。然后，光线25穿过彩色滤光片540到达相对应的光感测区504。

通过在第一基板102的第二区12形成第一虚置垫114来降低负载效应，可以使得第一接合层110得到平坦的顶面。由于第一接合层110的抗蚀刻性与第一氧化物层108的抗蚀刻性不同，当第一氧化物层108的顶面露出时，化学机械研磨(cmp)工艺会停止。第一接合层110的厚度小于第一氧化物层108的厚度，以降低半导体结构300a、300b、700的整体封装厚度。第一接合导孔116由在第一沟槽113内填充导电材料而形成，第一沟槽113由在反应腔室内进行单一蚀刻工艺而形成。第一接合导孔116的第二宽度w2为固定宽度或逐渐减少的(tapered)宽度，取决于第一沟槽113的形状。

提供实施例以形成具有混成接合结构的半导体结构，半导体结构由第一半导体装置与第二半导体装置混成接合而形成。第一半导体装置包含第一基板、第一蚀刻停止层、第一氧化物层和第一接合层。第一虚置垫形成在第一接合层中，且第一接合导孔穿过第一接合层、第一氧化物层和第一蚀刻停止层而形成。第二半导体装置包含第二虚置垫和第二接合导孔，其类似于第一虚置垫和第一接合导孔。

通过在一个反应腔室中进行单一蚀刻工艺，形成第一接合导孔和第二接合导孔各自穿过多层。第一接合导孔接合至第二接合导孔，且第一虚置垫接合至第二虚置垫。第一虚置垫和第二虚置垫用于增加在第二区中的图案密度，以降低负载效应。结果，得到第一接合层和第二接合层的平坦顶面。由于第一接合层和第二接合层两者皆具有平坦顶面，可以改善第一半导体装置与第二半导体装置之间的接合强度。因此，改善了半导体结构的效能。

在一些实施例中，提供半导体结构。此半导体结构包含第一半导体装置。第一半导体装置包含第一导电层形成于第一基板之上；第一蚀刻停止层形成于第一导电层之上，且第一蚀刻停止层直接接触第一导电层；第一接合层形成于第一蚀刻停止层之上；以及第一接合导孔穿过第一接合层和第一蚀刻停止层而形成，且第一接合导孔电性连接至第一导电层。此半导体结构也包含第二半导体装置。第二半导体装置包含第二导电层形成于第二基板之上；第二蚀刻停止层形成于第二导电层之上，且第二蚀刻停止层直接接触第二导电层；第二接合层形成于第二蚀刻停止层之上；以及第二接合导孔穿过第二接合层和第二蚀刻停止层而形成，第二接合导孔电性连接至第二导电层。此半导体结构还包含接合结构位于第一基板与第二基板之间，且接合结构包含第一接合导孔接合至第二接合导孔。

在一些实施例中，第一半导体装置还包含第一氧化物层位于第一蚀刻停止层与第一接合层之间，其中第一接合导孔穿过第一氧化物层。

在一些实施例中，第一接合层具有第一耐蚀刻性，第一氧化物层具有第二耐蚀刻性，且第二耐蚀刻性大于第一耐蚀刻性。

在一些实施例中，半导体结构还包含金属阻挡结构形成于第一基板之上，其中金属阻挡结构和第一导电层位于相同水平高度。

在一些实施例中，第一接合层和第二接合层不是由氧化物制成。

在一些实施例中，第一接合导孔直接接触第一导电层。

在一些实施例中，第一接合导孔具有顶面和底面，底面比顶面更靠近第一基板，且第一接合导孔的宽度从顶面到底面逐渐减少。

在一些实施例中，半导体结构还包含第一虚置垫形成于第一接合层中；以及第二虚置垫形成于第二接合层中，其中接合结构还包含第一虚置垫接合至第二虚置垫。

在一些实施例中，当从上视角度观的，第一虚置垫被第一接合导孔围绕。

在一些实施例中，第一虚置垫的第一侧壁表面与第二虚置垫的第二侧壁表面不对齐，且在第一侧壁表面与第二侧壁表面之间有间隔。

在一些实施例中，半导体结构还包含晶体管装置形成于第一基板之上，其中第一基板具有第一表面和与第一表面相反的第二表面，且晶体管装置形成于第一表面之上；多个网格结构形成于第一基板的第二表面之上；多个彩色滤光片形成于多个网格结构之上；以及多个微透镜结构形成于多个彩色滤光片之上。

在一些实施例中，提供半导体结构。此半导体结构包含影像感测器装置。影像感测器装置包含第一基板，第一基板包含第一内连线区和像素区。光感测区形成于第一基板的像素区中，且第一氧化物层形成于光感测区下方。第一接合层形成于第一氧化物层下方，且第一接合导孔穿过第一接合层和第一氧化物层而形成。半导体结构也包含逻辑电路装置形成于影像感测器装置下方，逻辑电路装置包含第二基板，且第二基板包含第二内连线区和逻辑区。晶体管装置形成于第二基板之上，且第二氧化物层形成于晶体管装置之上。第二接合层形成于第二氧化物层之上，且第二接合导孔穿过在第二内连线区中的第二接合层和第二氧化物层而形成。半导体结构还包含混成接合结构位于影像感测器装置与逻辑电路装置之间，且混成接合结构包含第一接合导孔接合至第二接合导孔。

在一些实施例中，半导体结构还包含第一内连线结构，其形成于第一基板下方且位于第一内连线区中，其中第一接合导孔电性连接至第一内连线结构的一导电层；以及第二内连线结构，其形成于晶体管装置之上且位于第二内连线区中，其中第二接合导孔电性连接至第二内连线结构的一导电层。

在一些实施例中，半导体结构还包含第一虚置垫，其形成于第一接合层中且位于像素区内；以及第二虚置垫，其形成于第二接合层中且位于逻辑区内，其中第一虚置垫接合至第二虚置垫。

在一些实施例中，第一虚置垫的第一侧壁表面与第二虚置垫的第二侧壁表面不对齐，且在第一侧壁表面与第二侧壁表面之间有间隔。

在一些实施例中，第一接合导孔具有顶面和底面，底面比顶面更靠近第一基板，且第一接合导孔的宽度从顶面到底面逐渐减少。

在一些实施例中，影像感测器装置还包含第一蚀刻停止层位于光感测区与第一氧化物层之间，且第一接合导孔穿过第一蚀刻停止层。

在一些实施例中，提供形成半导体结构的方法。此方法包含形成第一半导体装置。形成第一半导体装置的步骤包含形成第一氧化物层于第一基板之上，且第一基板包含像素区和第一内连线区。形成第一接合层于第一氧化物层之上，以及形成第一凹陷于像素区内的第一接合层中。形成第一沟槽穿过在第一内连线区中的第一接合层和第一氧化物层，以及在第一凹陷和第一沟槽内填充导电材料，以形成第一虚置垫和第一接合导孔。此方法也包含形成第二半导体装置。形成第二半导体装置的步骤包含形成第二氧化物层于第二基板之上，且第二基板包含逻辑区和第二内连线区。形成第二接合层于第二氧化物层之上，以及形成第二凹陷于逻辑区内的第二接合层中。形成第二沟槽穿过第二接合层和第二氧化物层，且在第二凹陷和第二沟槽内填充导电材料，以形成第二虚置垫和第二接合导孔。此方法还包含通过将第一接合导孔接合至第二接合导孔，以及将第一虚置垫接合至第二虚置垫，将第一半导体装置与第二半导体装置接合。

在一些实施例中，此方法还包含在将第一半导体装置与第二半导体装置接合之后，形成多个网格结构于第一基板之上；形成多个彩色滤光片于多个网格结构之上；以及形成多个微透镜结构于多个彩色滤光片之上。

在一些实施例中，通过混成接合工艺将第一半导体装置与第二半导体装置接合。

以上概述了数个实施例的部件，使得在本发明所属技术领域中技术人员可以理解本发明实施例的概念。在本发明所属技术领域中技术人员应该理解，可以使用本发明实施例作为基础，来设计或修改其他工艺和结构，以实现与在此所介绍的实施例相同的目的及/或达到相同的好处。在本发明所属技术领域中技术人员也应该理解，这些等效的结构并不背离本发明的构思和范围，并且在不背离本发明的构思和范围的情况下，在此可以做出各种改变、取代和其他选择。因此，本发明的保护范围当视权利要求为准。