半导体器件的制作方法

本申请要求于2017年12月4日在韩国知识产权局递交的韩国专利申请no.10-2017-0165077的优先权，其全部公开通过引用合并于此。

一些示例实施例涉及半导体器件。

背景技术：

电子器件已经逐渐变得更小，同时仍处理大量数据。因此，希望增加在这种电子产品中使用的半导体存储器件的集成度。为了改善半导体存储器件的集成度，已经持续将包括具有扁平晶体管结构的存储器单元的扁平存储器件按比例进行缩小。近年来，已经提出了竖直存储器件，其中堆叠了具有竖直晶体管结构而不是平面晶体管结构的存储器单元。

技术实现要素：

一些示例实施例提供了一种半导体器件，其中可以减少栅极电极之间以及栅极电极和公共源极线之间的桥接缺陷的发生，并且可以减少狭缝(或空隙)或防止在公共源极线内形成狭缝(或空隙)。

一些示例实施例提供了具有改善的可靠性的半导体器件。

一些示例实施例提供了一种制造半导体器件的方法，其中可以减少栅极电极之间以及栅极电极和公共源极线之间的桥接缺陷的发生，并且可以减少狭缝(或空隙)或防止在公共源极线内形成狭缝(或空隙)。

一些示例实施例提供了一种制造具有改善的可靠性的半导体器件的方法。

根据一些示例实施例，半导体器件包括衬底，该衬底包括凹槽，凹槽位于隔离区域下方并具有包括多个阶梯部分的侧部。半导体器件还包括多个栅极电极，其在衬底上彼此间隔开，并且在垂直于衬底的上表面的方向上堆叠。半导体器件还包括在第一组多个栅极电极之间通过的沟道结构。半导体器件还包括在第二组多个栅极电极之间通过的隔离区域，隔离区域从衬底的上表面延伸并具有倾斜的侧向表面。

根据一些示例实施例，半导体器件包括具有凹槽的衬底，凹槽包括具有不同宽度的第一区域、第二区域和第三区域。该半导体器件还包括堆叠结构，堆叠结构包括在衬底上交替堆叠的多个栅极电极和多个模制绝缘层。半导体器件还包括穿过堆叠结构以至少接触凹槽的第一区域的公共源极线，公共源极线沿一个方向在衬底上延伸。

根据一些示例实施例，半导体器件包括：衬底，衬底包括凹槽，凹槽包括具有第一宽度的第一区域、具有大于第一宽度的第二宽度的第二区域以及具有大于第二宽度的第三宽度的第三区域。半导体器件还包括多个堆叠结构，堆叠结构均包括在衬底上交替堆叠的多个栅极电极和多个绝缘层；多个沟道结构，穿过多个堆叠结构以在垂直于衬底的上表面的方向上延伸。半导体器件还包括在堆叠结构之间的多个隔墙，多个隔墙在衬底的凹槽上并沿一个方向在衬底上延伸，隔墙至少接触第三区域的侧向表面。

附图说明

根据结合附图给出的以下具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：

图1是示出根据一些示例实施例的半导体器件的单元区域的一部分的平面图；

图2是根据一些示例实施例的包括具有上部区域和下部区域的公共源极线的半导体器件的横截面图；

图3是根据一些示例实施例的包括具有单个区域的公共源极线的半导体器件的横截面图；

图4是根据一些示例实施例的包括具有四个不同宽度的区域的凹槽的半导体器件的横截面图；

图5a至图5i是根据一些示例实施例的制造半导体器件的方法的横截面图；

图6是根据一些示例实施例的不包括图2的半导体图案的半导体器件的横截面图；

图7是根据一些示例实施例的包括存储器单元阵列区域和外围电路区域的半导体器件的横截面图；

图8是根据一些示例实施例的半导体器件的横截面图，其中绝缘隔墙的厚度变化使得靠近衬底的厚度大于远离衬底的厚度；以及

图9是根据一些示例实施例的半导体器件的横截面图，其中绝缘隔墙的厚度变化使得靠近衬底的厚度小于远离衬底的厚度。

具体实施方式

在下文中，将参考附图来描述一些示例实施例。

图1是示出根据一些示例实施例的半导体器件的单元区域的一部分的平面图；以及图2是沿图1的半导体器件的线i-i′截取的横截面图，其包括具有上部区域和下部区域的公共源极线。

参考图1和图2，根据一些示例实施例，半导体器件可以包括衬底3、堆叠结构st、沟道结构42、公共源极线78和绝缘隔墙72。堆叠结构st可以包括模制绝缘层8和导电层57。沟道结构42可以包括电介质结构30、半导体层33、填充绝缘层36、导电焊盘39和半导体图案38。半导体器件还可以包括连接到导电焊盘39的接触插塞84，以及连接到接触插塞84的位线87。

衬底3可以包括诸如iv族半导体材料、iii-v族化合物半导体材料或ii-vi族化合物半导体材料的半导体材料。例如，衬底3可以是单晶硅衬底或绝缘体上硅(soi)衬底。

堆叠结构st可以被设置在衬底3上。堆叠结构st可以包括模制绝缘层8和导电层57。导电层57可以被设置在模制绝缘层8之间。模制绝缘层8和导电层57可以在衬底3上交替且重复地堆叠。导电层57可以在衬底3上彼此间隔开，并且可以在垂直于衬底3的上表面的第二方向上堆叠。模制绝缘层8可以在衬底3上彼此间隔开，并且可以在垂直于衬底3的上表面的第二方向上堆叠。导电层57中的每一个可以包括第一导电层55和第二导电层56。

在示例中，导电层57可以包括选择栅极电极57s和57g以及单元栅极电极57w。导电层57可以是栅极电极。

选择栅极电极57s和57g的最下面的选择栅极电极57g可以是地选择线(gsl)，并且其最上面的选择栅极电极57s可以是串选择线(ssl)。

单元栅极电极57w可以被设置在最上面的选择栅极电极57s和最下面的选择栅极电极57g之间。单元栅极电极57w可以是存储器单元的字线。单元栅极电极57w可以在垂直于衬底3的上表面的第二方向上彼此间隔开。

模制绝缘层8可以包括：第一下模制绝缘层5l，设置在最下面的选择栅极电极57g和衬底3之间；第二下模制绝缘层5u，设置在最下面的选择栅极电极57g和单元栅极电极57w中的最下面的单元栅极电极之间；中间模制绝缘层6，设置在单元栅极电极57w之间并且设置在单元栅极电极57w中的最上面的单元栅极电极和最上面的选择栅极电极57s之间；以及上模制绝缘层7，设置在最上面的选择栅极电极57s上。接触衬底3的上表面的第一下模制绝缘层5l可以比中间模制绝缘层6中的每一个薄。第二下模制绝缘层5u和上模制绝缘层7可以比每一个中间模制绝缘层6厚。

沟道结构42可以被设置在穿过堆叠结构st的沟道孔ch内。例如，沟道结构42可以穿过堆叠结构st。沟道孔ch可以具有朝向其下部区域变窄的宽度。

沟道结构42可以包括：半导体层33，在垂直于衬底3的上表面的第二方向上延伸；和电介质结构30，设置在半导体层33和堆叠结构st之间。半导体层33可以是沟道层。

电介质结构30可以包括顺序地形成在沟道孔ch内的第一电介质层21、第二电介质层24和第三电介质层27。第二电介质层24可以插入在第一电介质层21和第三电介质层27之间。第二电介质层24可以接触第一电介质层21和第三电介质层27。第三电介质层27可以接触半导体层33。第一电介质层21可以是阻挡层。第一电介质层21可以包括例如氧化硅。第二电介质层24可以是电荷存储层。第二电介质层24可以是电荷俘获层。第二电介质层24可以包括氮化硅、氮氧化硅和富硅氧化硅。第三电介质层27可以是隧道层。第三电介质层27可以由氧化硅或基于氧化硅的电介质形成。

沟道结构42还可以包括：填充绝缘层36，填充半导体层33内的空间；和导电焊盘39，设置在填充绝缘层36上。填充绝缘层36可以接触半导体层33。填充绝缘层36可以由绝缘材料形成，例如，氧化硅。导电焊盘39可以由导电材料形成，例如，具有n型导电性的多晶硅。

半导体图案38可以被设置在沟道孔ch内。半导体图案38可以被设置在半导体层33下方。半导体图案38可以是使用选择性外延生长(seg)工艺从衬底3生长的外延层。半导体图案38可以接触半导体层33。绝缘层63可以被设置在半导体图案38和最下面的选择栅极电极57g之间。绝缘层63可以接触半导体图案38。绝缘层63可以由氧化硅形成。

第四电介质层54可以插入在导电层57和模制绝缘层8之间，并且可以在导电层57和电介质结构30之间延伸。第四电介质层54和第一电介质层21可以构成阻挡层。

第四电介质层54可以由高k电介质材料形成。高k电介质材料可以是以下中的至少一种：氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、氧化锆硅(zrsixoy)、氧化铪(hfo2)、氧化铪硅(hfsixoy)、氧化镧(la2o3)、氧化镧铝(laaixoy)、氧化镧铪(lahfxoy)、氧化铪铝(hfalxov)和氧化镨(pr2o3)。第四电介质层54可以由结晶氧化铝形成。

第一上绝缘层45可以被设置在堆叠结构st和沟道结构42上。第一上绝缘层45可以由诸如氧化硅的绝缘材料形成。

公共源极线78可以被设置在隔离区域op内，隔离区域op穿过第一上绝缘层45和堆叠结构st并延伸到衬底3中。隔离区域op可以在平行于衬底3的上表面的第一方向上延伸。隔离区域op的侧向表面可以是平坦的，并且可以不具有不均匀的图案，隔离区域op的宽度可以随着隔离区域op接近衬底3而变窄。导电层57的侧向表面可以与模制绝缘层8的侧向表面共面。公共源极线78可以穿过第一上绝缘层45和堆叠结构st。公共源极线78可以在平行于衬底3的上表面的第一方向上延伸，并且可以在垂直于衬底3的上表面的第二方向上切割第一上绝缘层45和堆叠结构st。

凹槽rcs可以形成在隔离区域op下方的衬底3的上表面中。公共源极线78可以被设置在凹槽rcs中。凹槽rcs可以具有包括多个阶梯部分sp的侧部。凹槽rcs的上部的宽度可以与隔离区域op的下部的宽度相似或相同。凹槽rcs的上部的侧向表面可以与隔离区域op的侧向表面共面。凹槽rcs的上部的宽度可以大于凹槽rcs的下部的宽度。凹槽rcs可以包括具有不同宽度的第一区域r1、第二区域r2和第三区域r3。第二区域r2可以被设置在第一区域r1上，第三区域r3可以被设置在第二区域r2上。第一区域r1的第一宽度w1可以比第二区域r2的第二宽度w2窄，第二区域r2的第二宽度w2可以比第三区域r3的第三宽度w3窄。第三区域r3的第三宽度w3可以与隔离区域op的下部的宽度相似或相同。第三区域r3的侧向表面中的每一个可以与最下面的模制绝缘层(例如，模制绝缘层8中的接触衬底3的上表面的第一下模制绝缘层5l)的侧向表面共面。

公共源极线78可以连接到凹槽rcs的最下部。公共源极线78可以接触凹槽rcs的最下部(例如，凹槽rcs的第一区域r1)。公共源极线78可以包括凹槽rcs的最下部，例如，接触第一区域r1的下部区域和设置在下部区域上的上部区域，并且上部区域的宽度可以大于下部区域的宽度。上部区域的宽度可以随着上部区域接近衬底3而变窄。

在示例中，公共源极线78可以由导电材料形成。导电材料可以包括金属(诸如ti、ta、cu、al或w)和金属氮化物(诸如tin、tan或tialn)中的至少一种。

绝缘隔墙72可以被设置在堆叠结构st和公共源极线78之间。绝缘隔墙72可以被设置在公共源极线78和导电层57之间，并且可以接触设置在隔离区域op上的导电层57。绝缘隔墙72可以在平行于衬底3的上表面的第一方向上(例如，在与公共源极线78可以延伸的方向相似的方向或相同的方向上)延伸。绝缘隔墙72可以包括氧化硅、氮化硅、氮氧化硅或其组合。

绝缘隔墙72的下部可以接触凹槽rcs的阶梯部分sp的至少一部分。绝缘隔墙72的下部可以接触凹槽rcs的第二区域r2和第三区域r3。如上所述，公共源极线78可以接触凹槽rcs的第一区域r1。

绝缘隔墙72可以在最下面的栅极电极的侧向表面(例如，最下面的选择栅极电极57g的侧向表面)上的部分处具有第一厚度t1，并且可以在最上面的栅极电极的侧向表面(例如，最上面的选择栅极电极57s的侧向表面)上的部分处具有第二厚度t2，第二厚度t2可以与第一厚度t1相似或相同。最下面的选择栅极电极57g和公共源极线78之间的第一距离可以与最上面的选择栅极电极57s和公共源极线78之间的第二距离相似或相同。

杂质区域75可以被设置在公共源极线78下方的衬底3内。杂质区域75可以被设置在衬底3的凹槽rcs下方。杂质区域75可以在平行于衬底3的上表面的第一方向(例如，与公共源极线78可以延伸的方向相似的方向或相同的方向)上延伸。杂质区域75可以具有与与杂质区域75相邻的衬底3不同的导电类型。例如，杂质区域75可以具有n型导电性，与杂质区域75相邻的衬底3可以具有p型导电性。杂质区域75可以包括n型杂质，衬底3可以包括p型杂质。

杂质区域75和导电焊盘39可以具有相同的导电类型。例如，杂质区域75和导电焊盘39可以具有n型导电性。导电焊盘39可以是漏极区域，杂质区域75可以是源极区域。

可以将穿过堆叠结构st的沟道结构42提供为多个沟道结构42。例如，沟道结构42可以沿着公共源极线78以z字形的形式布置，如图1所示。

第二上绝缘层81可以被设置在第一上绝缘层45和公共源极线78上。接触插塞84可以穿过第一上绝缘层45和第二上绝缘层81，并且可以电连接到沟道结构42的导电焊盘39。位线87可以被设置在第二上绝缘层81上，以电连接到接触插塞84。

图3是根据一些示例实施例的包括具有单个区域的公共源极线的半导体器件的横截面图。图3仅示出了与图2的凹槽rcs的放大区域相对应的横截面。

参考图3，公共源极线78a可以被设置在形成在衬底3的上表面中的凹槽rcs中。凹槽rcs可以包括具有不同宽度的第一区域r1、第二区域r2和第三区域r3。第一区域r1的第一宽度w1可以比第二区域r2的第二宽度w2窄，第二区域r2的第二宽度w2可以比第三区域r3的第三宽度w3窄。

公共源极线78a可以接触凹槽rcs的最下部(例如，凹槽rcs的第一区域r1)。与图2的公共源极线78不同，公共源极线78a可以包括单个区域。公共源极线78a的宽度可以随着公共源极线78a接近衬底3而变窄。

绝缘隔墙72a的厚度可以大于图2的绝缘隔墙72的厚度。设置在第一下模制绝缘层5l上的绝缘隔墙72a的厚度可以与和绝缘隔墙72a接触的两个阶梯部分sp的宽度之和相同。绝缘隔墙72a的下部可以接触凹槽rcs的第二区域r2和第三区域r3。

图4是根据一些示例实施例的包括具有四个不同宽度的区域的凹槽的半导体器件的横截面图。图4仅示出了与图2的凹槽rcs的放大区域相对应的横截面。

参考图4，公共源极线78b可以被设置在形成在衬底3的上表面中的凹槽rcs′中。凹槽rcs′可以包括具有不同宽度的第一区域r1、第二区域r2、第三区域r3和第四区域r4。第一区域r1的第一宽度w1可以比第二区域r2的第二宽度w2窄，第二区域r2的第二宽度w2可以比第三区域r3的第三宽度w3窄，第三区域r3的第三宽度w3可以比第四区域r4的第四宽度w4窄。阶梯部分sp的宽度可以比图2或图3的阶梯部分sp的宽度窄。

公共源极线78b可以接触凹槽rcs′的最下部和阶梯部分sp的一部分。与图2的公共源极线78不同，公共源极线78b可以包括具有不同宽度的多个区域，使得公共源极线78b的形状可以对应于凹槽rcs′的形状。例如，公共源极线78b可以包括具有不同宽度的三个区域，使得公共源极线78b的形状可以对应于凹槽rcs′的形状。

绝缘隔墙72b的厚度可以小于图2的绝缘隔墙72的厚度。设置在第一下模制绝缘层5l上的绝缘隔墙72b的厚度可以与和绝缘隔墙72b接触的单个阶梯部分sp的宽度相似或相同。绝缘隔墙72b的下部可以接触凹槽rcs′的第四区域r4。

图5a至图5i是根据一些示例实施例的制造半导体器件的方法的横截面图。在下文中，将参考图5a至图5i描述制造图1或图2中示出的半导体器件的方法。图5a至图5i是沿图1的线i-i′截取的横截面图。

参考图5a，可以提供衬底3。衬底3可以是半导体衬底。可以形成多个模制绝缘层8和多个牺牲层13以交替并重复地堆叠在衬底3上。模制绝缘层8和牺牲层13可以构成模制结构。模制绝缘层8可以由相对于牺牲层13的材料具有蚀刻选择性的材料形成。例如，模制绝缘层8可以由氧化硅形成，牺牲层13可以由氮化硅形成。

模制绝缘层8可以包括第一下模制绝缘层5l、设置在第一下模制绝缘层5l上的第二下模制绝缘层5u、设置在第二下模制绝缘层5u上的多个中间模制绝缘层6以及设置在中间模制绝缘层6上的上模制绝缘层7。

第一下模制绝缘层5l可以比中间模制绝缘层6中的每一个薄。第二下模制绝缘层5u可以比中间模制绝缘层6中的每一个厚。上模制绝缘层7可以比每一个中间模制绝缘层6厚。牺牲层13可以具有相似的厚度或基本相同的厚度。

可以通过模制结构(例如，模制绝缘层8和牺牲层13)形成沟道孔ch。可以将沟道孔ch提供为多个沟道孔ch，并且可以暴露衬底3。在形成沟道孔ch的同时，可以在衬底3的上部中形成凹槽。沟道孔ch可以包括宽度大于下部宽度的上部。

通过使用衬底3作为籽晶层的seg工艺，可以在沟道孔ch下方的凹槽内形成半导体图案38。半导体图案38可以是硅外延层。半导体图案38的上表面可以高于第二下模制绝缘层5u的下表面，并且可以低于第二下模制绝缘层5u的上表面。

参考图5b，可以在具有沟道孔ch和半导体图案38的衬底3上顺序地形成第一电介质层21、第二电介质层24和第三电介质层27。可以在沟道孔ch内的第三电介质层27上形成牺牲隔墙29，然后可以通过使用牺牲隔墙29作为蚀刻掩模，各向异性地蚀刻第一电介质层21、第二电介质层24和第三电介质层27来暴露半导体图案38。

参考图5c，可以去除牺牲隔墙29，并且可以形成半导体层33。半导体层33可以连接到半导体图案38。当去除牺牲隔墙29时，可以部分地蚀刻半导体图案38的上部，以便形成凹槽区域。在这种情况下，可以用半导体层33填充凹槽区域。在一些示例实施例中，可以在不去除牺牲隔墙29的情况下形成半导体层33。

可以在半导体层33上形成填充绝缘层36以填充沟道孔ch的一部分，并且可以形成导电焊盘39以填充沟道孔ch的剩余部分并覆盖半导体层33和填充绝缘层36。

第一电介质层21、第二电介质层24和第三电介质层27可以构成电介质结构30。半导体图案38、导电焊盘39、半导体层33、填充绝缘层36和电介质结构30可以构成沟道结构42。

参考图5d，可以形成第一上绝缘层45以覆盖沟道结构42和上模制绝缘层7。可以在垂直于衬底3的上表面的第二方向上通过第一上绝缘层45、模制绝缘层8和牺牲层13形成预备隔离区域51。在形成预备隔离区域51的同时，可以在衬底3中形成第一预备凹槽rc1。随后，可以通过选择性地去除由预备隔离区域51暴露的牺牲层13来形成侧向开口部分52。例如，当牺牲层13是氮化硅层并且模制绝缘层8是氧化硅层时，可以使用包含磷酸的蚀刻剂执行各向同性蚀刻工艺。侧向开口部分52可以在水平方向上从预备隔离区域51延伸到模制绝缘层8之间的空间，以便暴露沟道结构42的侧向表面的部分和半导体图案38的侧向表面的一部分。通过氧化工艺，可以在由侧向开口部分52暴露的半导体图案38的侧向表面上形成绝缘层63。

参考图5e，可以形成第四电介质层54和导电材料层57a以填充侧向开口部分52。

可以通过形成非晶金属氧化物膜以及然后在其上执行用于结晶的热处理工艺来形成第四电介质层54。可选择地，在热处理工艺之后，可以蚀刻金属氧化物膜的表面。热处理工艺可以是在惰性气体环境中进行的尖峰快速热处理(rtp)工艺。

形成导电材料层57a可以包括：在侧向开口部分52内，形成覆盖第四电介质层54的第一导电材料层55a，以及覆盖第一导电材料层55a并填充侧向开口部分52的第二导电材料层56a。

第四电介质层54和导电材料层57a还可以形成在预备隔离区域51的侧向表面上和第一上绝缘层45上。第四电介质层54和导电材料层57a还可以形成在第一预备凹槽rc1的表面上。

参考图5f，导电层57可以形成为在垂直于衬底3的上表面的第二方向上彼此分开。

通过湿蚀刻工艺，可以去除导电材料层57a中的形成在预备隔离区域51的侧向表面上、第一上绝缘层45上以及第一预备凹槽rc1的表面上的部分。

在该操作中，模制绝缘层8可以比导电层57更突出。导电层57中的每一个可以包括第一导电层55和第二导电层56。

参考图5g，可以通过去除模制绝缘层8的突出部分来形成隔离区域op。

通过干蚀刻工艺，可以去除模制绝缘层8的突出部分。可以使用包括c4f6气体、c4f8气体或其组合的蚀刻气体来执行干蚀刻工艺。导电层57的侧向表面可以与隔离区域op内的模制绝缘层8的侧向表面共面。因此，因为在形成公共源极线78的工艺中可以不在公共源极线78内形成狭缝或空隙(稍后描述)，所以可以减少或防止保留在狭缝或空隙内的氟f2气体熔化绝缘隔墙72。此外，可以一起去除可以沿着模制绝缘层8的突出部分保留的第一导电层55的部分，因此可以减少或防止导电层57之间的桥接中的缺陷。

在该操作中，可以在衬底3的上表面中形成第二预备凹槽rc2。第二预备凹槽rc2可以比第一预备凹槽rc1深。第二预备凹槽rc2可以具有包括单个阶梯部分sp的侧部。可以通过去除模制绝缘层8的突出部分，然后蚀刻在突出部分的下方的衬底3的一部分来形成阶梯部分sp。第二预备凹槽rc2可以包括具有不同宽度的上部区域和下部区域。第二预备凹槽rc2的上部区域的宽度可以大于第一预备凹槽rc1的宽度。第二预备凹槽rc2的下部区域的宽度可以与第一预备凹槽rc1的宽度基本相似或相同。

参考图5h，绝缘隔墙72可以形成在隔离区域op的侧向表面上。

可以通过形成覆盖隔离区域op的侧向表面和第二预备凹槽rc2的上表面的绝缘材料层并执行回蚀工艺来形成绝缘隔墙72。

在该操作中，凹槽rcs可以形成在衬底3中。凹槽rcs可以具有侧部，该侧部具有两个阶梯部分sp。绝缘隔墙72可以形成在凹槽rcs的阶梯部分sp上。绝缘隔墙72的下部可以包括沿着凹槽rcs的形状形成的弯曲部。衬底3的一部分可以通过隔离区域op暴露。

杂质区域75可以形成在凹槽rcs的下方。在形成绝缘隔墙72之后或之前，可以通过离子注入工艺注入杂质。杂质区域75可以包括例如n型杂质。

参考图5i，可以形成公共源极线78以在绝缘隔墙72之间的空间之间进行填充。

可以通过沉积填充隔离区域op(图5h)的导电材料并执行平坦化工艺来形成公共源极线78。公共源极线78可以由导电材料形成。导电材料可以由例如金属氮化物、金属硅化物和金属中的至少一种形成。

再次参考图1或图2，可以在第一上绝缘层45上和公共源极线78上形成第二上绝缘层81。接触插塞84可以形成为穿过第一上绝缘层45和第二上绝缘层81并且电连接到沟道结构42的导电焊盘39。接触插塞84可以由金属硅化物、金属氮化物和/或金属形成。可以在第二上绝缘层81上形成位线87，以电连接到接触插塞84。位线87可以由导电材料形成，例如，诸如tin或tan的金属氮化物以及诸如w、al或cu的金属。

与上述制造方法不同，在根据一些示例实施例的制造方法中，导电层57可以通过干蚀刻工艺形成，使得导电层57可以在垂直于衬底3的上表面的第二方向上彼此分开。

通过干蚀刻工艺，可以首先去除形成在预备隔离区域51的侧向表面上、第一上绝缘层45上以及第一预备凹槽rc1的表面上的导电材料层57a的部分。可以通过干蚀刻工艺，将通过去除覆盖预备隔离区域51的侧向表面的导电材料层57a的部分而暴露的模制绝缘层8的部分与导电材料层57a的部分一起去除。通过干蚀刻工艺，可以以相似的蚀刻速率或相同的蚀刻速率蚀刻模制绝缘层8和导电材料层57a。

如上所述，与图5g的侧向开口部分和第二预备凹槽相似或相同的侧向开口部分和第二预备凹槽可以通过能够将模制绝缘层8和导电材料层57a一起蚀刻的干蚀刻工艺形成。可以使用包括cl2气体的蚀刻气体来执行干蚀刻工艺。

图6是根据一些示例实施例的不包括图2的半导体图案的半导体器件的横截面图。

与图2中示出的半导体器件不同，图6中示出的半导体器件可以包括不具有半导体图案38的沟道结构42′。因此，半导体层33可以直接接触衬底3。

图6中示出的半导体器件可以通过图5b的工艺之后的工艺(没有执行如以上参考图5a所述的用于形成半导体图案38的seg工艺)来制造，。

在根据前述的半导体器件中，设置在衬底3上的堆叠结构st、沟道结构42′、公共源极线78、绝缘隔墙72、杂质区域75和位线87可以构成存储器单元阵列区域。电连接到这样的存储器单元阵列区域的外围电路区域可以形成在衬底3上，并且可以被设置在存储器单元阵列区域的外部。外围电路区域可以包括多个晶体管。外围电路区域的布置不限于此，并且可以进行修改。

图7是根据一些示例实施例的包括存储器单元阵列区域和外围电路区域的半导体器件的横截面图。

参考图7，设置在衬底3′上的堆叠结构st、沟道结构42、公共源极线78、绝缘隔墙72、杂质区域75和位线87可以构成存储器单元阵列区域“单元”。外围电路区域“外围”可以被设置在存储器单元阵列区域“单元”的下方。存储器单元阵列区域“单元”可以具有与图2中示出的结构相同的结构，但衬底3′可以包括例如非晶或多晶半导体材料。

外围电路区域“外围”可以形成在基础衬底103上。基础衬底103可以是半导体衬底。外围电路区域“外围”可以包括多个晶体管tr和多个布线ml。外围电路区域“外围”可以被基础衬底103和衬底3′之间的下绝缘层110覆盖。

图8是根据一些示例实施例的半导体器件的横截面图，其中绝缘隔墙的厚度变化使得靠近衬底的厚度大于远离衬底的厚度。

参考图8，与图2中示出的半导体器件不同，绝缘隔墙72′可以在最下面的栅极电极的侧向表面(例如，最下面的选择栅极电极57g的侧向表面)上的部分处具有第一厚度t1′，并且可以在最上面的栅极电极的侧向表面(例如，最上面的选择栅极电极57s的侧向表面)上的部分处具有第二厚度t2′，第一厚度t1′可以大于第二厚度t2′。最下面的选择栅极电极57g和公共源极线78之间的第一距离可以大于最上面的选择栅极电极57s和公共源极线78之间的第二距离。

图9是根据一些示例实施例的半导体器件的横截面图，其中绝缘隔墙的厚度变化使得靠近衬底的厚度小于远离衬底的厚度。

参考图9，与图2中示出的半导体器件不同，绝缘隔墙72″可以在最下面的栅极电极的侧向表面(例如，最下面的选择栅极电极57g的侧向表面)上的部分处具有第一厚度t1″，并且可以在最上面的栅极电极的侧向表面(例如，最上面的选择栅极电极57s的侧向表面)上的部分处具有第二厚度t2″，第一厚度t1″可以小于第二厚度t2″。最下面的选择栅极电极57g和公共源极线78之间的第一距离可以小于最上面的选择栅极电极57s和公共源极线78之间的第二距离。

如以上所阐述的，根据一些示例实施例，可以提供一种半导体器件，其中可以减少栅极电极之间以及栅极电极和公共源极线之间的桥接缺陷的发生，并且可以减少狭缝(或空隙)或防止在公共源极线内形成狭缝(或空隙)。此外，可以提供具有改善的可靠性的半导体器件。

尽管以上已经示出和描述了一些示例实施例，但对于本领域技术人员来说显而易见的是，在不脱离所附权利要求的范围的情况下，可以进行修改和变型。