本实用新型涉及半导体技术领域，特别涉及一种集成电路存储器，以及一种半导体集成电路器件。
背景技术：
半导体器件越做越小，使其更加小巧以适合移动计算运用，且能消耗更少能量，让充电间的电池使用时间得以延长。以及，随着半导体器件尺寸的减小亦可相应的提高电路密集度，从而使半导体器件可具有更强大的计算能力。
然而，现今的技术发展一直受到当时可取得的微影设备的解析度的限制。具体的说，半导体器件的尺寸，例如线宽CD(Critical Dimension)和线距S(spaces)的最小尺寸取决于微影设备的解析能力，因此，在微影设备可获得的最小特征尺寸的限制下，小于最小特征尺寸的图形无法稳定地获得。这将限制半导体器件尺寸的进一步缩减，并无法再次提高半导体器件中单元元件的排布密集度。
针对存储器(例如，动态随机存储器DRAM)而言，其存储单元包括存储晶体管和与之连接的存储元件。所述存储晶体管的源区、沟道区和漏区沿着平行于衬底表面的方向水平分布，在所述存储单元的存储晶体管正常导通的情况下，其沟道电流总体上沿着水平方向在源区和漏区之间流通。那么，当所述存储晶体管缩减至预定尺寸时，将极易产生存储晶体管的短沟道效应。可见，现有的存储器的尺寸不仅受到微影设备的解析度的限制，同时还需要考量缩减尺寸之后所带来的短沟道效应。
技术实现要素：
本实用新型的目的在于提供一种集成电路存储器，以缩减集成电路存储器的尺寸并能够提高集成电路存储器中存储单元的排布密集程度。
为解决上述技术问题，本实用新型提供一种集成电路存储器，包括：
一衬底；
多条位线，形成在所述衬底上并沿着第一方向延伸；
多个有源柱体，形成在所述位线上，以使所述有源柱体的底端部连接至所述位线；
多条字线，形成在所述衬底上并沿着第二方向延伸，所述字线在其延伸方向上连接有栅极管，所述栅极管环绕相应的有源柱体的外侧壁，所述有源柱体的顶端外露于所述栅极管，由所述有源柱体和所述栅极管共同构成所述集成电路存储器的立式存储晶体管。
可选的，所述集成电路存储器的所述立式存储晶体管在所述衬底上的单元配置尺寸大于等于最小特征尺寸的平方的4倍。
可选的，所述集成电路存储器还包括一存储元件，所述集成电路存储器还包括：多个存储元件，形成在所述立式存储晶体管的上方，并与所述有源柱体的所述顶端部电性连接。
可选的，所述有源柱体的所述底端部中形成有第一掺杂区，连接于所述位线上，所述有源柱体的所述顶端部中形成有第二掺杂区，用以连接存储元件，所述第一掺杂区和所述第二掺杂区分别构成所述立式存储晶体管的漏区和源区。
可选的，所述集成电路存储器还包括：一绝缘介质层，形成在所述衬底上，所述绝缘介质层填充相邻的所述位线之间的间隙并覆盖所述位线，所述字线形成在所述绝缘介质层上。
可选的，所述绝缘介质层还环绕所述有源柱体的部分底端部；并且，所述绝缘介质层的顶表面高于所述位线的顶表面，并低于所述有源柱体的所述第一掺杂区的顶部边界。
可选的，所述栅极管的顶表面低于所述有源柱体的顶表面，并高于所述有源柱体的所述第二掺杂区的底部边界。
可选的，所述集成电路存储器还包括：一间隔介质层，形成在所述衬底上并填充相邻的所述字线之间的间隙。
可选的，所述字线包括栅极管和连接线部，所述栅极管环绕所述有源柱体的侧壁，所述连接线部用于连接相邻的所述有源柱体上的所述栅极管，并且所述连接线部的顶表面低于所述栅极管的顶表面；其中，所述间隔介质层进一步覆盖所述连接线部，并延伸覆盖所述栅极管的侧壁。
可选的，所述有源柱体的形状包括圆柱体。
可选的，多条所述字线和多条所述位线空间相交并具有多个交叠区域，一个交叠区域对应一个所述有源柱体，多个所述有源柱体中等距相邻同一有源柱体的六个有源柱体呈现六方阵列排布。
可选的，所述集成电路存储器还包括：一间隔介质层，形成在所述衬底上并填充相邻的所述栅极管之间的间隙。
可选的，所述字线包括多个连接所述栅极管的连接线部，所述连接线部规则线性连接相邻的所述有源柱体上的所述栅极管，并且所述连接线部的顶表面低于所述栅极管的顶表面；其中，所述间隔介质层进一步覆盖所述连接线部，并延伸覆盖所述栅极管的侧壁。
可选的，所述字线的所述连接线部的延伸方向在所述衬底上的投射影像和所述位线相交并具有一夹角，所述夹角的角度介于50°～70°。
基于如上所述的集成电路存储器，本实用新型还提供了一种半导体器件，包括：
一衬底；
多条第一传导线，形成在所述衬底上并沿着第一方向延伸；
多个有源柱体，形成在所述第一传导线上，以使所述有源柱体的底端部连接至所述第一传导线上；以及，
多条第二传导线，形成在所述衬底上并沿着第二方向延伸，所述第二传导线在其延伸方向上环绕相应的有源柱体的侧壁，以延伸连接多个所述相应的有源柱体。
在本实用新型提供的集成电路存储器中，采用竖直设置在衬底上的有源柱体构成立式存储晶体管的有源区，并且能够利用位于有源柱体下方的位线，使有源柱体的底端部能够从有源柱体的底部引出，以及结合环绕有源柱体外侧壁的栅极管，能够形成竖直结构的立式存储晶体管(即，源区、沟道区和漏区沿着高度方向竖直排布)。竖直结构的立式存储晶体管，其在衬底上的单元配置尺寸较小(例如，单元配置尺寸能够达到4F2)，因此可相应的使集成电路存储器的尺寸进一步减小。并且，采用有源柱体构成有源区，还能够进一步降低存储晶体管发生短沟道效应的风险，避免出现例如水平结构的晶体管由于其尺寸的缩减而容易发生短沟道效应的问题。同时，竖直结构的存储晶体管还具备更好的排布灵活性，从而有利于实现多个立式存储晶体管的密集排布。例如，可使多个立式存储晶体管呈六方密集排布，相应的使集成电路存储器中的多个存储单元也呈六方密集排布。
附图说明
图1为一种集成电路存储器的结构示意图；
图2a为本实用新型实施例一中的集成电路存储器的俯视图；
图2b为本实用新型实施例一中的集成电路存储器省略其存储元件后的结构示意图；
图3a为图2a所示的本实用新型实施例一中的集成电路存储器沿着aa’方向的剖面示意图；
图3b为图2a所示的本实用新型实施例一种的集成电路存储器沿着bb’方向的剖面示意图；
图3c为本实用新型实施例一中的集成电路存储器其相邻两个立式存储晶体管的局部放大图；
图4为本实用新型实施例二中的集成电路存储器的形成方法的流程示意图；
图5a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S100时的俯视图；
图5b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S100时的剖面示意图；
图6a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S200时的俯视图；
图6b～图6d为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S200时的剖面示意图；
图7a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S201时的俯视图；
图7b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S201时的剖面示意图；
图8a～图9a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S300时的俯视图；
图8b～图8c和图9b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S300时的剖面示意图。
其中，附图标记如下：
10-有源区； 20-字线；
30-位线；
100-衬底； 200-位线；
300-有源柱体；
300D-第一掺杂区； 300S-第二掺杂区；
301-底端部； 302-顶端部；
300M-牺牲层；
400-字线； 400a-传导材料层；
410-栅极功函数层； 410a-功函数材料层；
420-栅极导电层； 420a-导电材料层；
400G-栅极管； 400L-连接线部；
400M-掩膜版； 400E-刻蚀剂；
500-栅极介质层； 600-绝缘介质层；
700-间隔介质层； 800-隔离层；
900-节点接触层；
H-通孔；
θ-夹角；
U-存储单元；
C-存储元件；
T-立式存储晶体管；
D1-存储晶体管在垂直于位线方向上的宽度尺寸；
D2-存储晶体管在垂直于字线方向上的宽度尺寸。
具体实施方式
如背景技术所述，现有的存储器中(例如，动态随机存储器DRAM中)，其存储晶体管为水平结构，从而会限制存储晶体管尺寸的缩减，并且无法进一步提高存储晶体管的排布密集程度。
图1为一种存储器的结构示意图，如图1所述，所述存储器包括：
一衬底，所述衬底中定义有多个有源区10，所述有源区10具有一第一掺杂区和位于所述第一掺杂区两侧的两个第二掺杂区；
多条字线20，形成在所述衬底上并与相应的有源区10相交，所述字线20中与有源区10相交的部分用于构成存储晶体管的栅极管；
多条位线30，形成在所述衬底上并与相应的有源区10的第一掺杂区电性连接，以引出所述第一掺杂区；以及，
可见，现有的存储器中，其存储晶体管的有源区10为水平扩散形成，即其第一掺杂区和第二掺杂区是在平行于衬底表面的方向上呈水平分布的，进而构成水平结构的存储晶体管。
针对图1所示的存储晶体管而言，当缩减存储晶体管的尺寸时，即相应的使有源区10的尺寸缩减，如此将极易增加短沟道效应的风险。此外，即使不考虑存储晶体管的短沟道效应，然而在受到微影设备的解析度的限制下，所述存储晶体管的尺寸仍然也无法进一步缩减。
具体参考图1所示，一个存储晶体管在垂直于字线20方向上的宽度尺寸D2为3F；以及，一个存储晶体管在垂直于位线30方向上的宽度尺寸D1为2F，因此，一个存储晶体管的在所述衬底上需要为其配置的面积即为6F2(3F*2F)，其中F为最小特征尺寸。即，基于现有的微影设备的解析度，所制备出的存储晶体管的单元配置尺寸仅能够达到6F2，而无法继续缩减。
需要说明的是，此处所述的“最小特征尺寸F”为：基于当前的微影设备的解析度，能够获得的最小极限线宽尺寸和最小极限线距尺寸。其中，最小极限线宽尺寸和最小极限线距尺寸相等。
此外，图1所示的存储器中，在其有源区的上方还需要额外制备出接触窗，以利用所述接触窗暴露出所述有源区10的所述第二掺杂区。如此，在后续的工艺中，即可在所述衬底上形成存储元件(例如，存储电容器)，所述存储元件能够通过所述接触窗与所述有源区的所述第二掺杂区电性连接。可见，在引出所述第二掺杂区以利于其与后续所形成的存储元件电性连接时，需要额外的制备出接触窗，从而使制备工艺较为繁杂。
为此，本实用新型提供了一种集成电路存储器，所述集成电路存储器中采用竖直设置在衬底上的有源柱体取代传统的水平扩散的有源区，并将位线设置在有源柱体的下方，从而实现有源柱体的底端部连接至位线；以及，存储元件能够与所述有源柱体的顶端部电性连接，进一步形成竖直结构的存储单元。
即，本实用新型提供的集成电路存储器，不仅能够进一步缩减存储晶体管的单元配置尺寸，并且还可有效降低缩减之后的存储晶体管发生短沟道效应的风险；以及，竖直结构的存储晶体管还具备排布更为灵活的特性。
以下结合附图和具体实施例对本实用新型提出的集成电路存储器及其形成方法、半导体器件作进一步详细说明。根据下面说明，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。
图2a为本实用新型实施例一中的集成电路存储器的俯视图，图2b为本实用新型实施例一中的集成电路存储器省略其存储元件后的结构示意图，图3a为图2a所示的本实用新型实施例一中的集成电路存储器沿着aa’方向的剖面示意图，图3b为图2a所示的本实用新型实施例一种的集成电路存储器沿着bb’方向的剖面示意图，图3c为本实用新型实施例一中的集成电路存储器其相邻两个立式存储晶体管的局部放大图。
结合图2a～图2b和图3a～图3b所示，所述集成电路存储器包括一衬底100、多条位线200、多个有源柱体300以及多条字线400，其中所述字线400在其延伸方向上连接有栅极管400G。并且，由所述有源柱体300和所述栅极管400G共同构成集成电路存储器的立式存储晶体管T。
其中，所述衬底100例如可以为硅衬底或绝缘衬底硅等(Silicon-On-Insulator，SOI)。
多条所述位线200形成在所述衬底100上，并沿着第一方向延伸。其中，所述位线200可以为叠层结构，例如所述位线200包括依次堆叠在所述衬底100上的位线隔离层(图中未示出)、位线导电层(图中未示出)、位线功函数层(图中未示出)以及位线接触层(图中未示出)。具体的，所述位线隔离层的材质例如包括氮化硅(SiN)，所述位线导电层的材质例如包括钨(W)，所述位线功函数层的材质例如包括氮化钛(TiN)，以及所述位线接触层的材料例如包括掺杂多晶硅(Poly)。
需说明的是，所述位线接触层的掺杂多晶硅层，其掺杂离子的导电类型可根据立式存储晶体管T的导电类型相应的调整，例如立式存储晶体管T的导电类型为N型，则所述位线接触层中掺杂多晶硅层也可相应的为N型掺杂。
继续参考图3a和图3b所示，多个有源柱体300形成在所述位线200上，以使所述有源柱体300的底端部301连接至所述位线200。其中，所述有源柱体300的形状例如为圆柱体。本实施例中，所述有源柱体300的底端部301与所述位线200的位线接触层连接，由于位线接触层可以为掺杂有导电离子的膜层，从而可有效降低位线200与所述有源柱体300的接触电阻，进而有利于减小器件的漏电流现象。
具体参考图3c所示，所述有源柱体300可用于构成立式存储晶体管T的导电沟道，因此所述有源柱体300的可相应的采用沟道材料形成，例如，有源柱体300的材质包括铟砷化镓(InGaAs)和砷化镓(GaAs)中的一种或其组合。此外，所述有源柱体300的两个端部还用于形成立式存储晶体管T的源区和漏区，因此在所述有源柱体300的所述底端部301中还可形成有第一掺杂区300D，在所述有源柱体300的所述顶端部302中还可形成有第二掺杂区300S，所述第一掺杂区300D和所述第二掺杂区300S可分别构成立式存储晶体管T的漏区和源区。其中，可根据所述立式存储晶体管T的导电类型，设置相应导电类型的第一掺杂区300D和第二掺杂区300S。
本实施例中，所述立式存储晶体管T为N型晶体管，则所述第一掺杂区300D和所述第二掺杂区300D可相应的为注入有砷(As)离子或磷(P)离子的掺杂区。
多条字线400形成在所述衬底100上并沿着第二方向延伸。本实施例中，所述字线400相对于所述位线200倾斜延伸，从而所述字线400的延伸方向在所述衬底上的投射影像和所述位线200相交时所形成的夹角θ，其角度例如可介于50°～70°。如此，以实现集成电路存储器中存储单元的密集排布。
继续结合图3a、图3b和图3c所示，所述字线400在其延伸方向上连接有栅极管400G，所述栅极管400G环绕相应的有源柱体300的外侧壁，从而所述字线400延伸连接多个所述相应的有源柱体300。其中，对于所述字线400和所述栅极管400G，一种理解为：所述字线400连接同一延伸线上的多个所述栅极管400G；另一种还可以理解为：所述字线400中环绕所述有源柱体300的部分构成所述栅极管400G。
进一步的，所述字线400包括多个连接所述栅极管400G的连接线部400L，所述连接线部400L规则线性连接相邻的所述有源柱体300上的所述栅极管400G。在可选的方案中，所述连接线部400L的顶表面可进一步低于所述栅极管400G的顶表面，此时所述栅极管400G和所述连接线部400L即可界定出一空隙在相邻的所述有源柱体300之间。因此，本实施例中，所述字线400的所述连接线部400L的延伸方向在所述衬底上的投射影像和所述位线200相交时所形成的夹角θ，其角度例如介于50°～70°。
其中，所述字线400也为叠层结构，其包括依次堆叠的栅极功函数层410和栅极导电层420。所述栅极功函数层410的材料例如包括钛(Ti)或氮化钛(TiN)中的一种或其组合，所述栅极导电层420的材料例如包括多晶硅(Poly)和钨(W)中的一种或其组合。
此外，所述集成电路存储器还包括一栅极介质层500，所述栅极介质层500形成在所述衬底100上并覆盖所述有源柱体300的侧壁，以及所述字线400形成在所述栅极介质层500上，因此所述栅极管400G间隔所述栅极介质层500而覆盖所述有源柱体300的侧壁。所述栅极介质层410的材料例如包括氧化硅(SiO)。
继续参考图3a、图3b和图3c所示，所述有源柱体300的顶端部302外露于所述栅极管400G。具体的，所述有源柱体300的底端部301和顶端部302可分别用于构成漏区(第一掺杂区300D)和源区(第二掺杂区300S)，其中所述有源柱体300的漏区连接至位线200，所述源区从所述栅极管400G中暴露出，以用于连接至存储元件C(例如，存储电容器等)。
由于所述存储晶体管T采用柱状结构的有源层形成其源区、沟道区和漏区，并且其源区和漏区是沿着高度方向竖直分布的，进而形成竖直结构的存储晶体管T。相比于传统的水平结构的存储晶体管而言(传统的存储晶体管其源区和漏区是沿着垂直于高度方向而水平分布的)，竖直结构的存储晶体管在衬底100上所占用的面积更小，有利于实现存储晶体管T尺寸的缩减。并且，竖直结构的存储晶体管能够有效利用衬底100上方的空间区域，例如可通过改变所述有源柱体300的高度，以调整所述存储晶体管T的沟道长度，以降低存储晶体管T发生短沟道效应的风险。
具体的，本实施例的集成电路存储器中，一个立式存储晶体管T在所述衬底100上的单元配置尺寸能够达到最小特征尺寸的平方的4倍(2F*2F＝4F2，其中F为最小特征尺寸)。需说明的是，此处所述的“单元配置尺寸”指的是：针对一个存储单元而言需要在衬底上为其配置的单元配置尺寸，具体包括：一个存储单元在衬底上实际需要占用的尺寸，以及该存储单元与相邻的存储单元之间所需要预留的间隔尺寸。例如是，N个存储晶体管在所述衬底上所占用的尺寸为M，那么一个存储晶体管在所述衬底100上的单元配置尺寸即为N/M。
重点参考图2b所示，基于竖直结构的立式存储晶体管T而言，多条所述字线400和多条所述位线200空间相交并具有多个交叠区域，其中，一个交叠区域即对应一个立式存储晶体管T(相应的，对应一个有源柱体300)。根据现有制备工艺能够形成具有最小特征尺寸F的位线200和字线400，以及使所形成的相邻位线和相邻字线之间的线间距也大于等于最小特征尺寸F，那么一个立式存储晶体管T在垂直于位线方向上的宽度尺寸D1即为2F，在垂直于字线方向上的宽度尺寸D2也为2F，因此可相应的使所述立式存储晶体管T的单元配置尺寸达到4F2(2F*2F)。即，所述立式存储晶体管T的单元配置尺寸大于等于最小特征尺寸的平方的4倍。
并且，由于立式存储晶体管T采用竖直结构，从而使多个立式存储晶体管T的排布方式更为灵活，有利于实现立式存储晶体管阵列的更密集排布。例如，可使所述立式存储晶体管阵列呈六方阵列排布方式(相应的，多个所述有源柱体300也为六方阵列排布方式)。具体的，存储晶体管阵列的六方排布方式例如为：多个所述立式存储晶体管中等距相邻同一立式存储晶体管的六个立式存储晶体管呈现六方阵列排布。相应的，可使多个所述有源柱体中等距相邻同一有源柱体的六个有源柱体呈现六方阵列排布。
继续参考图3a和图3b所示，所述集成电路存储器还包括：多个存储元件C，形成在所述立式存储晶体管T的上方，并与所述有源柱体300的所述顶端部302电性连接。可以理解的是，一个所述立式存储晶体管T和一个所述存储元件C构成所述集成电路存储器的一个存储单元U。如上所述，由于所述有源柱体300的第二掺杂区300S直接从所述栅极管400G中暴露出，从而使所述第二掺杂区300S可不通过接触窗即能够与存储元件C电性连接。
其中，所述存储元件C例如包括存储电容器。所述存储电容器可以利用半导体制程制备形成。所述存储电容器进一步包括下电极板(图中未示出)、电容介质层(图中未示出)和上电极板(图中未示出)，所述下电极板与有源柱体300的顶端部302电性连接，电容介质层和上电极板依次形成在所述下电极板上。优选的，所述存储电容器为双面电容，即所述电容介质层和上电极板依次形成在所述下电极板的两个相对的表面上，从而利用一个下电极板在其两侧能够构成两个电容，有利于提高存储电容器的电容值。可选的，所述电容介质层可采用高K介质材料形成，例如可以为氧化铝(Al2O3)或氧化锆(ZrO)等。
可见，所述存储元件C也是充分利用存储晶体管T上方的空间区域，而形成在所述存储晶体管T的上方，并且所述存储元件C与所述存储晶体管T能够实现一一对应的关系(例如，存储元件C的位置与所述存储晶体管T的位置对应)，从而由所述立式存储晶体管T和存储元件C构成的存储单元U也为竖直结构(或上下结构)。因此可以认为，一个存储单元U在衬底100上的单元配置尺寸取决于一个立式存储晶体管T在衬底100上的单元配置尺寸，相应的，当立式存储晶体管T在所述衬底100上的尺寸缩减时，即有利于实现整个存储单元U的单元配置尺寸的缩减。
因此，本实施例中，所述立式存储晶体管T在衬底上的单元配置尺寸能够达到4F2，则所述存储单元U在衬底上的单元配置尺寸也能够达到4F2；以及，多个立式存储晶体管T呈六方密集排布时，则所述存储单元U也相应的呈六方密集排布。本实施例中的这种上下结构的存储单元能够以极高的密度排列，特别适用于微小化、密集排列且高速率运算的内存集成电路存储器。尤其是，针对动态随机存取集成电路存储器(Dynamic Random Access Memory，DRAM)而言，由于DRAM集成电路存储器的结构简单(即，一个存储单元通常仅需要一个存储电容器和一个存储晶体管)，因此采用上述结构的存储单元对于DRAM集成电路存储器而言，其尺寸缩减更为明显、排布密集程度的增加也尤为突出。
接着参考图3a～图3c所示，所述集成电路存储器还包括一绝缘介质层600，形成在所述衬底100上，所述绝缘介质层600填充相邻的所述位线200之间的间隙并覆盖所述位线200。即，利用所述绝缘介质层600隔离相邻的位线200，并可使所述位线200与字线400相互隔离，进而改善位线200和字线400之间的寄生电容。
本实施例中，所述绝缘介质层600的顶表面高于所述位线200的顶表面，以使所述绝缘介质层600能够覆盖位线200。此时，所述绝缘介质层600还能够相应的环绕所述有源柱体300的部分底端部301。由于绝缘介质层600的存在，其能够对所形成的字线400的底部位置造成直接或间接的影响。基于此，本实施例中，在使所述绝缘介质层600的顶表面高于所述位线200的顶表面的基础上，进一步使绝缘介质层600的顶表面低于所述有源柱体300的所述第一掺杂区300D的顶部边界。如此，即可使所述字线400的底部低于所述第一掺杂区300D的顶部边界，从而确保栅极管400G能够至少部分覆盖所述第一掺杂区300D，以保障所述立式存储晶体管T的性能。
类似的，所述栅极管400G的顶表面高于所述有源柱体300的所述第二掺杂区300S的底部边界，此时所述栅极管400G相应的能够至少部分覆盖所述第二掺杂区300S，从而可实现利用所述栅极管400G控制第一掺杂区300D和第二掺杂区300S之间的电流导通。进一步的，所述栅极管400G的顶表面还可进一步低于所述有源柱体300的顶表面，即，所述栅极管400G没有完全覆盖延伸至有源柱体侧壁的第二掺杂区300S，而是部分覆盖所述第二掺杂区300S，如此即能够有效改善立式存储晶体管的漏电流现象。
继续参考图3a～3c所示，所述集成电路存储器还包括：一间隔介质层700。所述间隔介质层700形成在衬底100上并填充相邻栅极管400G之间的间隙。此外，在本实施例中，对应同一字线400上的栅极管400G和连接线部400L界定出一空隙在相邻的所述有源柱体300之间，因此所述间隔介质层700进一步填充由所述栅极管400G和所述连接线部400L界定出所述空隙(即，所述间隔介质层700覆盖所述连接线部400L，并延伸覆盖所述栅极管400G的侧壁)。可以理解为，利用所述间隔介质层700填充相邻的立式存储晶体管T之间的空隙，以使相邻的立式存储晶体管T之间相互分隔。其中，所述间隔介质层700的材质例如包括氧化硅(SiO)。
可选的方案中，所述间隔介质层700的顶表面不高于所述有源柱体300顶表面，本实施例中，所述间隔介质层700的顶表面与所述有源柱体300顶表面齐平。
进一步的，在所述立式存储晶体管T和所述存储元件C之间还设置有一隔离层800，以利用所述隔离层800隔离所述立式存储晶体管T和所述存储元件C之间不需要连接的部分。本实施例中，所述隔离层800覆盖所述间隔介质层700上并覆盖所述栅极管400G和所述有源柱体300的部分顶端部302。其中，所述隔离层800的材质例如包括氮化硅(SiN)。
此外，本实施例中，在所述有源柱体300的顶端部302上还形成有节点接触层900，所述节点接触层900贯穿所述隔离层800以和所述有源柱体300的第二掺杂区300S连接，并用于连接至存储元件C。即，所述有源柱体300的第二掺杂区300S的通过所述节点接触层900连接至所述存储元件C，如此，有利于减小存储元件C与所述有源柱体300之间的接触电阻，以进一步提高整个集成电路存储器的性能。其中，所述节点接触层900的材质例如包括钨(W)。
实施例二
本实施例中，通过对存储器的形成方法进行说明，以进一步解释本实用新型提供的集成电路存储器。图4为本实用新型实施例二中的集成电路存储器的形成方法的流程示意图，参考图4所示，本实施例中，所述集成电路存储器的形成方法包括：
步骤S100，提供一衬底，并形成多条位线在所述衬底上，所述位线沿着第一方向延伸；
步骤S200，形成多个有源柱体在所述位线上，所述有源柱体的底端部连接至所述位线；
步骤S300，形成多条字线在所述衬底上，所述字线沿着第二方向延伸，所述字线在其延伸方向上连接有栅极管，所述栅极管环绕相应的有源柱体的外侧壁，并由所述有源柱体和所述栅极管共同构成所述集成电路存储器的立式存储晶体管。
基于如上所述的集成电路存储器的形成方法，即能够形成竖直结构的立式存储晶体管。采用竖直结构的立式存储晶体管，一方面有利于实现单个立式存储晶体管尺寸的缩减，例如可使所形成的立式存储晶体管在衬底上的单元配置尺寸大于等于最小特征尺寸的平方的4倍(4F2)，进而可有效缩减整个集成电路存储器的尺寸；另一方面，有利于提高多个立式存储晶体管的排布灵活性，从而能够提高集成电路存储器中存储单元的排布密集程度，例如可以实现多个立式存储晶体管呈六方排布方式。
以下结合附图对本实施例中的形成方法的各个步骤进行详细说明。
图5a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S100时的俯视图，图5b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S100时的剖面示意图。
在步骤S100中，具体参考图5a和图5b所示，提供一衬底100，并形成多条位线200在所述衬底100上，所述位线200沿着第一方向延伸。
如实施例一所述的，所述位线200可以为叠层结构，其包括依次形成在所述衬底100上的位线隔离层、位线导电层和位线接触层。所述位线接触层用于与后续形成的有源柱体的底端部连接。
图6a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S200时的俯视图，图6b～图6d为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S200时的剖面示意图。
在步骤S200中，具体参考图6a和图6d所示，形成多个有源柱体300在所述位线200上，所述有源柱体300的底端部301连接至所述位线200。
其中，所述有源柱体300用于构成立式存储晶体管的源区、沟道区和漏区，并且可使所形成的源区、沟道区和漏区沿着高度方向竖直排布，进而构成竖直结构的存储晶体管，因此所述有源柱体300的排布方式将直接影响后续所形成的整个存储单元的排布方式。
本实施例中，多个有源柱体300呈六方排布方式，即多个所述有源柱体300中等距相邻同一有源柱体的六个有源柱体呈现六方阵列排布。如此，即可使后续所形成的立式存储晶体管(存储单元)也呈六方排布方式，以提高所述存储单元的排布密集程度。
进一步参考图6b～图6d所示，所述有源柱体300的形成方法包括：
首先参考图6b所示，形成一牺牲层300M在所述衬底100上，所述牺牲层300M中开设有多个通孔H，所述通孔H暴露出所述位线200；
接着参考图6c和图6d所示，填充有源材料在所述通孔H中，以形成所述有源柱体300，并去除所述牺牲层300M。
进一步的，由于所述有源柱体300用于构成立式存储晶体管源区、沟道区和漏区，因此在填充所述通孔H时，可相应的填充掺杂有导电离子的有源材料在所述通孔H中。具体的，在填充所述通孔H的底部时，例如可采用原位掺杂工艺，以形成第一掺杂区300D在所述有源柱体300的底端部301中。
优选的方案中，在形成所述有源柱体300之后，还包括步骤S201：形成一绝缘介质层在所述衬底100上。
图7a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S201时的俯视图，图7b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S201时的剖面示意图。
在步骤S201中，具体参考图7a和图7b所示，形成一绝缘介质层600在所述衬底100上，所述绝缘介质层600填充相邻所述位线200之间的间隙并覆盖所述位线200。
通过形成所述绝缘介质层600，以使位线200与后续形成的字线隔离。此外，还可通过调整所述绝缘介质层600的厚度，以进一步改善位线200和后续形成的字线之间的寄生电容。如图7b所示，所述绝缘介质层600的顶表面高于所述位线200的顶表面，并低于所述有源柱体300的第一掺杂区300S的底部边界。
图8a～图9a为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S300时的俯视图，图8b～图8c和图9b为本实用新型实施例二中的集成电路存储器的形成方法在其执行步骤S300时的剖面示意图。
在步骤S300中，具体参考图8a～图8c和图9a～图9b所示，形成多条字线400在所述衬底100上，所述字线400沿着第二方向延伸，所述字线400在其延伸方向上连接有栅极管400G，所述栅极管400G环绕相应的有源柱体300的侧壁。并由所述有源柱体300和所述栅极管400G共同构成所述集成电路存储器的立式存储晶体管。进一步的，所述有源柱体300的顶表面外露于所述栅极管400G。
其中，所述字线400和所述栅极管400G可以在同一工艺步骤中形成，此时可以认为，所述字线400中环绕在所述有源柱体300侧壁的部分用于构成所述栅极管400G。或者，所述栅极管400G和所述字线400还可以分别在两个工艺步骤中形成，此时利用所述字线400实现同一延伸线上的多个栅极管400G的相互连接。以及，本实施例中，基于竖直结构的立式存储晶体管而言，多条所述字线400和多条所述位线200空间相交而具有多个交叠区域，并且一个交叠区域即对应一个所述有源柱体300，相应的对应一个立式存储晶体管。
进一步的，在形成所述字线400之前，还包括：形成一栅极介质层500在所述衬底100上，所述栅极介质层500能够保形的形成在所述有源柱体300上，以及覆盖所述绝缘介质层600中对应在相邻所述有源柱体300之间的部分。
可选的方案中，所在字线400和所述栅极管400G的形成方法可包括如下步骤。
第一步骤，具体参考图8a和图8b所示，形成一传导材料层400a在所述衬底100上，所述传导材料层400a覆盖所述有源柱体300的顶表面和侧壁，并覆盖相邻所述有源柱体300之间的膜层表面。本实施例中，所述传导材料层400a形成在所述栅极介质层500上。其中，所述传导材料层400a依次包括一功函数材料层410a和一导电材料层420a。
第二步骤，继续参考图8a～8c所示，结合一掩膜版400M并执行回刻蚀工艺，所述掩膜版400M中定义有多条沿着第二方向延伸的线条，通过所述掩膜版400M回刻蚀所述传导材料层400a，以用于形成多条对应所述线条的传导线。
如图8a所示，本实施例中，所述掩膜版400M中的所述线条的延伸方向即对应所述字线400的延伸方向。因此，在利用所述掩膜版400M对传导材料层400a执行回刻蚀工艺时，刻蚀剂400E能够去除传导材料层400a中非对应所述线条的部分(例如，传导材料层400a中对应在相邻所述线条之间的部分)，并保留与所述线条对应的传导材料层以形成传导线，并用于构成字线400和栅极管400G。此时，所述传导线中环绕所述有源柱体300外侧壁的部分构成所述栅极管400G，所述传导线中连接相邻的所述栅极管的部分构成所述字线400的连接线部。
需说明的是，本实施例中，即使所述掩膜版400M的所述线条没有完全遮盖所述有源柱体300上的传导材料层(包括有源柱体侧壁上的传导材料层)，然而，由于所采用的刻蚀工艺为回刻蚀工艺，因此在刻蚀工艺之后，能够去除形成在栅极介质层500上的传导材料层，而不会完全去除形成在有源柱体300侧壁上的传导材料层。
此外，在对所述传导材料层执行回刻蚀工艺之后，还进一步包括：去除传导线中覆盖所述有源柱体300顶表面的部分；以及，还可以进一步暴露出所述有源柱体300的顶端部。其中，所述传导线中覆盖所述有源柱体300顶表面的部分的去除过程可结合后续的隔离工艺同时执行。
具体参考图9a和图9b所示，在后续的工艺中，还可进一步包括：填充一间隔介质层700在相邻的所述有源柱体300之间的间隙。本实施例中，所述间隔介质层700填充相邻字线400之间的间隙。此外，对应同一字线400的栅极管400G和连接线部界定出一空隙在相邻的所述有源柱体300之间，因此所述间隔介质层700进一步填充由所述栅极管400G和所述连接线部界定出所述空隙。
其中，可利用平坦化工艺形成所述间隔介质层700，具体的：
首先，形成一介质材料层在所述衬底100上，所述介质材料层填充相邻的所述栅极管400G之间的间隙，并覆盖位于所述有源柱体300顶表面的传导材料层；
接着，对所述介质材料层执行平坦化工艺，以去除所述介质材料层中覆盖所述有源柱体300顶表面的部分，直至暴露出覆盖所述有源柱体300顶表面的传导材料层；
接着，对所述介质材料层和所述传导材料层继续执行平坦化工艺，以去除所述传导材料层，并去除相应高度位置上的介质材料层，直至暴露出所述有源柱体300的顶表面。本实施例中，在去除位于所述有源柱体300顶表面上的传导材料层之后，进一步去除所述栅极介质层500中位于所述有源柱体300顶表面的部分，从而暴露出所述有源柱体300的顶表面。
如此，即可在利用平坦化工艺形成所述间隔介质层700的同时，还能够进一步去除有源柱体300顶部的传导材料，并可使有源柱体300顶端部暴露出。以及，可使所述间隔介质层700的顶表面与所述有源柱体300的顶表面齐平，从而有利于后续的存储元件的形成。
进一步的，在暴露出所述有源柱体300的顶表面之后，还包括：执行离子注入工艺，以形成第二掺杂区300S在所述有源柱体300的顶端部中。
优选的方案中，在去除位于有源柱体300顶表面的传导材料层之后(即，本实施例中暴露出所述有源柱体300之后)，还可进一步对所述栅极管400G进行刻蚀，通过刻蚀暴露出的所述栅极管以降低所述栅极管的高度，从而使所述第二掺杂区300S扩散至有源柱体侧壁的部分不会被所述栅极管完全覆盖，有利于减小所形成的立式存储晶体管的漏电流现象。同时，还可相应的控制所述栅极管的高度，使栅极管的顶表面高于所述第二掺杂区300S的底部边界，以确保所述栅极管与所述第二掺杂区300S之间存在空间交叠区域，保障立式存储晶体管的功能。此外，通过对所述栅极管继续进行刻蚀，还能够避免在研磨传导材料层的过程中传导材料延展至有源柱体300的顶表面而造成栅极管与有源柱体300的顶端部302短接的问题。
可以认为，至此基本完成了立式存储晶体管的制备过程。在后续的工艺中，即可在所述立式存储晶体管的上方形成存储元件。
优选的方案中，在去除位于有源柱体300顶表面的传导材料层之后(即，本实施例中暴露出所述有源柱体300之后)，还可进一步包括：形成一隔离层在所述衬底100上，所述隔离层覆盖所述间隔介质层700，并覆盖所述栅极管400G和所述有源柱体300的部分顶端部。即，通过所述隔离层避免所述栅极管暴露出，从而可防止栅极管与后续形成的存储元件电性连接。
进一步的，还可形成一节点接触层在所述有源柱体300的顶端部302上，所述节点接触层嵌入所述隔离层以和所述有源柱体300的第二掺杂区300S连接，并用于与后续所形成的存储元件电性连接。
如此，即可执行步骤S400，形成一存储元件在所述立式存储晶体管的上方，所述存储元件与所述有源柱体300的所述顶端部302电性连接。其中，所述存储元件例如为存储电容器，并且可利用半导体制程制备所述存储电容器。
此外，在半导体领域中存在有多种半导体器件，并且多种半导体器件中也存在有需要引出有源区。其中，需要引出的有源区也可以采用本实用新型提供的有源柱体取代，以使半导体器件中的有源区能够以竖直方式排布，并引出。
具体的，本实用新型还提供了一种半导体器件，包括：
一衬底；
多条第一传导线，形成在所述衬底上并沿着第一方向延伸；
多个有源柱体，形成在所述第一传导线上，以使所述有源柱体的底端部连接至所述第一传导线上；以及，
多条第二传导线，形成在所述衬底上并沿着第二方向延伸，所述第二传导线在其延伸方向上环绕相应的有源柱体的侧壁，以延伸连接多个所述相应的有源柱体。
即，半导体器件中，有源柱体的底端部可以利用位于其下方的第一传导线从下方引出；有源柱体的顶端部可用于与其他元件连接；以及，部分第二传导线环绕所述有源柱体的侧壁，因此，一种实施例中，可以利用所述第二传导线引出所述有源柱体靠近中间的部分；或者，另一种实施例中，可以通过所述第二传导线输送控制信号，以控制有源柱体的两个端部之间的电流导通。
综上所述，本实用新型提供的集成电路存储器中，采用竖直设置在衬底上的有源柱体，从而能够构成竖直结构的立式存储晶体管，不仅有利于实现存储晶体管的单元配置尺寸的缩减(例如大于等于4F2)，并且还能够进一步提高立式存储晶体管的排布密集度(例如，六方密集排布)。如此，即能够相应的缩减集成电路存储器的尺寸。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本实用新型较佳实施例的描述，并非对本实用新型范围的任何限定，本实用新型领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。