三维半导体存储器件的制作方法

本发明构思的实施方式涉及三维(3d)半导体存储器件，例如具有改善的电特性的3d半导体存储器件。

背景技术：

半导体存储器件已被高度集成，以提供优良的性能和低制造成本。半导体存储器件的集成密度直接影响半导体存储器件的成本，从而导致对高度集成的半导体存储器件的需求。二维(2d)或平面半导体存储器件的集成密度可以主要由单位存储单元所占据的面积确定。因此，2d或平面半导体存储器件的集成密度会极大地受到形成精细图案的技术的影响。然而，因为需要极高价格的设备来形成精细图案，所以2d半导体器件的集成密度持续增大但仍然受到限制。因此，已经开发出三维(3d)半导体存储器件以克服上述限制。3d半导体存储器件可以包括三维布置的存储单元。

技术实现要素：

本发明构思的实施方式可以提供具有改善的电特性的三维(3d)半导体存储器件。

一方面，一种3d半导体存储器件可以包括：堆叠结构，包括顺序地堆叠在衬底上的栅电极；以及穿透堆叠结构的垂直沟道。栅电极可以包括顺序地堆叠在衬底上的地选择栅电极、单元栅电极、串选择栅电极和擦除栅电极。

一方面，一种3d半导体存储器件可以包括：形成在衬底上的第一擦除栅电极；垂直沟道，设置在衬底上并穿透第一擦除栅电极；以及导电垫，设置在由垂直沟道围绕的内部空间中。导电垫和第一擦除栅电极每个包括处于相同垂直水平处的部分。

一方面，一种3d半导体存储器件可以包括：顺序地堆叠在衬底上的第一栅电极和第二栅电极；垂直沟道，设置在衬底上并穿透第一栅电极和第二栅电极；以及导电垫，设置在由垂直沟道围绕的内部空间中。导电垫的底表面可以位于第一栅电极的顶表面与底表面之间的垂直水平处。

附图说明

本发明构思将由附图和随附的详细描述变得更加明显。

图1是示出根据本发明构思的一些实施方式的三维(3d)半导体存储器件的单元阵列的示意性电路图。

图2是示出根据本发明构思的一些实施方式的3d半导体存储器件的俯视图。

图3是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。

图4是图3的部分“a”的放大视图。

图5是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。

图6是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。

图7是图6的部分“b”的放大视图。

图8是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。

图9是图8的部分“c”的放大视图。

图10至13是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的制造3d半导体存储器件的方法。

具体实施方式

图1是示出根据本发明构思的一些实施方式的三维(3d)半导体存储器件的单元阵列的示意性电路图。

参照图1，3d半导体存储器件可以包括公共源极线csl、多个位线bl0、bl1和bl2、以及提供在公共源极线csl与位线bl0至bl2之间的多个单元串cstr。

公共源极线csl可以是设置在半导体衬底上的导电层、或形成在半导体衬底中的掺杂剂区域。位线bl0至bl2可以是与半导体衬底垂直间隔开的导电图案(例如金属线)。位线bl0至bl2可以被二维布置，并且多个单元串cstr可以并联连接到位线bl0至bl2的每个。因此，单元串cstr可以二维地布置在公共源极线csl和/或半导体衬底上。

每个单元串cstr可以包括连接到公共源极线csl的地选择晶体管gst、连接到位线bl0到bl2的每个的擦除控制晶体管et、设置在擦除控制晶体管et与地选择晶体管gst之间的一个或更多个串选择晶体管sst、以及设置在地选择晶体管gst与所述一个或更多个串选择晶体管sst之间的多个存储单元晶体管mct。地选择晶体管gst、存储单元晶体管mct、串选择晶体管(们)sst和擦除控制晶体管et可以彼此串联连接。如图1所示，地选择线gsl、多个字线wl0、wl1、wl2和wl3、串选择线ssl1和ssl2以及擦除控制线el中相对应的地选择线、字线、串选择线和擦除控制线分别可以用作地选择晶体管gst、存储单元晶体管mct、串选择晶体管sst和擦除控制晶体管et的栅电极。

设置在距离公共源极线csl(例如，距离设置公共源极线csl的水平)基本相同的水平(或距离)处的存储单元晶体管mct的栅电极中的所有或一些可以共同连接到字线wl0至wl3之一，从而处于等电位状态。在一些示例中，即使存储单元晶体管mct的栅电极设置在距离公共源极线csl(例如，距离设置公共源极线csl的水平)基本相同的水平处，设置在一行中的栅电极也可以独立于设置在另一行中的栅电极被控制。例如，连接到图1中标记为字线wl1的三个线的所有栅电极可以被共同连接。作为另一示例，图1中的三个线wl1的每个可以是单独的电节点，使得仅设置在一行中(连接到图1中标记为字线wl1的线之一)的栅电极被共同连接。这里提及的水平可以被认为是相对于与衬底平行的平面的“垂直水平”，例如，相同的水平可以离衬底100的上表面具有相同的距离/高度。

地选择线gsl以及串选择线ssl1和ssl2可以沿第二方向y延伸，并且可以在交叉第二方向y的第一方向x上彼此间隔开。设置在距离公共源极线csl基本相同的水平处的地选择线gsl可以(例如通过绝缘体层)彼此电隔离，设置在距离公共源极线csl基本相同的水平处的串选择线ssl1或ssl2可以(例如通过绝缘体层)彼此电隔离。设置在距离公共源极线csl(例如，距离设置公共源极线csl的水平)基本相同的水平处的擦除控制线el也可以彼此电隔离和/或绝缘，并且彼此独立地被激活。或者，即使未在图中显示，连接到不同单元串cstr的擦除控制晶体管et也可以由公共的擦除控制线el控制(例如，图1中标记为公共擦除控制线el的三个线可以被共同连接以形成单个电节点)。擦除控制晶体管et可以在单元阵列的擦除操作中产生栅诱导漏极泄漏(gidl)。

[3d半导体存储器件的擦除操作的条件]

在擦除操作中，作为擦除电压(vera)的第一电压可以被施加到位线bl0至bl2，并且小于第一电压的第二电压可以被施加到擦除控制线el。串选择线ssl1和ssl2以及公共源极线csl可以处于不施加电压的浮置状态，并且字线wl0至wl3可以处于接地状态。

图2是示出根据本发明构思的一些实施方式的3d半导体存储器件的俯视图。图3是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。图4是图3的部分“a”的放大视图。这里相对于图2、3和4描述的3d半导体存储器件可以具有如参照图1所示和所述的电路布置，尽管应理解，与单元串cstr相关联的地选择线gsl、字线wl、串选择线ssl和擦除线el的数量(以及单元串的连接到这些线的晶体管的对应数量)可以(例如根据设计标准)变化。为了容易描述，由图2、3和4的结构形成的每个单元串cstr对应于具有一个地选择线gsl(其互连并包括地选择栅电极220a)、一个串选择线ssl(其互连并包括串选择栅电极220c)、一个擦除线el(其互连并包括擦除栅电极220d)和四个字线wl(其每个互连并包括图3所示的那些单元栅电极220b)的结构。还应理解，虽然实施方式显示了包括电荷存储结构310的部分的擦除控制晶体管et和串选择晶体管sst，但是备选实施方式可以从这些晶体管中省略该电荷存储结构。

参照图2和3，堆叠结构st可以设置在衬底100上。堆叠结构st可以在衬底100上沿第一方向x彼此间隔开，并且可以沿交叉第一方向x的第二方向y延伸。衬底100可以包括单元阵列区域car和垫区域pr。例如，衬底100可以是硅衬底、硅锗衬底、锗衬底、或生长在单晶硅衬底上的单晶外延层。例如，在俯视图中，公共源极区域csr可以在堆叠结构st之间设置于衬底100中。公共源极区域csr可以沿第二方向y线形地延伸。公共源极区域csr可以具有与衬底100的导电类型不同的导电类型。在某些实施方式中，公共源极区域csr可以通过以下形成：将杂质注入到衬底100中，使得公共源极区域csr可以具有与相邻区域或者与衬底100的其它区域不同的导电类型。公共源极区域csr的上表面可以是衬底100的上表面的一部分，并与衬底100的上表面的其余部分共面。在该实施方式中，公共源极区域csr可以形成公共源极线csl，其可以与本文别处提及的公共源极线csl相同。

每个堆叠结构st可以包括缓冲氧化物层210、栅电极220a、220b、220c和220d、以及绝缘图案230。栅电极220a、220b、220c和220d以及绝缘图案230可以交替且重复地堆叠在缓冲氧化物层210上。缓冲氧化物层210可以覆盖衬底100的顶表面。例如，缓冲氧化物层210可以由热氧化物层或硅氧化物层形成。在某些实施方式中，缓冲氧化物层210可以是被热氧化的硅氧化物层。栅电极220a、220b、220c和220d可以包括地选择栅电极220a、单元栅电极220b、串选择栅电极220c和擦除栅电极220d。地选择栅电极220a可以对应于栅电极220a、220b、220c和220d中最下面的栅电极，擦除栅电极220d可以对应于栅电极220a、220b、220c和220d中最上面的栅电极。单元栅电极220b和串选择栅电极220c可以设置在地选择栅电极220a与擦除栅电极220d之间。单元栅电极220b可以设置在地选择栅电极220a与擦除栅电极220d之间。串选择栅电极220c可以设置在最上面的单元栅电极220b与擦除栅电极220d之间。栅电极220a、220b、220c和220d可以由例如掺杂的硅、金属(例如钨)、金属氮化物、金属硅化物或其任何组合形成。

绝缘图案230可以设置在沿垂直于衬底100的顶表面的第三方向z堆叠的栅电极220a、220b、220c和220d之间。绝缘图案230中最上面的绝缘图案可以设置在擦除栅电极220d上。绝缘图案230可以由例如硅氧化物形成。每个堆叠结构st可以具有在衬底100的垫区域pr上的阶梯结构sts。例如，随着离单元阵列区域car的水平距离增大，垫区域pr上的每个堆叠结构st的高度可以减小。例如，随着离衬底100的垂直距离增大，栅电极220a、220b、220c和200d在第二方向y上的长度可以顺序减小。在一些实施方式中，栅电极220a、220b、200c和220d可以具有在衬底100的垫区域pr上的端部。地选择栅电极220a、单元栅电极220b和串选择栅电极220c的每个的端部可以由直接设置在地选择栅电极220a、单元栅电极220b和串选择栅电极220c的每个上的栅电极220b、220c或220d暴露。擦除栅电极220d的端部可以是擦除栅电极220d的设置在垫区域pr上的部分。

垂直沟道部分vc可以穿透堆叠结构st。例如，垂直沟道部分vc可以在衬底100的单元阵列区域car上沿第三方向z延伸，以穿透堆叠结构st。在俯视图中，垂直沟道部分vc可以沿第一方向x和/或第二方向y布置成z字形形式或布置成线(即直线)。每个垂直沟道部分vc可以具有中空的管形状、中空的圆筒形状或杯子形状。垂直沟道部分vc可以连接到衬底100。每个垂直沟道部分vc可以由单个层或多个层形成。例如，每个垂直沟道部分vc可以由单晶硅层、有机半导体层或碳纳米结构形成。例如，垂直沟道部分vc可以形成包括在对应单元串cstr中的晶体管的垂直沟道。例如，垂直沟道可以对应多个晶体管沟道。

半导体柱sp可以分别设置在衬底100与垂直沟道部分vc之间。半导体柱sp可以设置在衬底100的顶表面上，并且可以穿透地选择栅电极220a。半导体柱sp可以分别与垂直沟道部分vc接触。半导体柱sp可以包括具有与衬底100相同的导电类型的半导体材料，或者可以包括本征半导体材料。电荷存储结构310可以设置在垂直沟道部分vc与栅电极220a、220b、220c和200d之间。每个电荷存储结构310可以沿着垂直沟道部分vc的外侧壁在第三方向z上延伸。例如，每个电荷存储结构310可以形成为管形，并且可以分别围绕垂直沟道部分vc的外侧壁。例如，每个电荷存储结构310可以形成为单个层，或者形成为具有硅氧化物层、硅氮化物层、硅氮氧化物层和高k电介质中的一种或更多种的多层结构。

参照图2、3和4，每个电荷存储结构310可以包括隧道绝缘层tl、阻挡绝缘层bll和电荷存储层ctl。隧道绝缘层tl可以与每个垂直沟道部分vc相邻，并且可以围绕垂直沟道部分vc的外侧壁。阻挡绝缘层bll可以与栅电极220a、220b、220c和220d相邻。电荷存储层ctl可以设置在隧道绝缘层tl与阻挡绝缘层bll之间。例如，隧道绝缘层tl可以包括硅氧化物层和/或高k电介质层(例如铝氧化物(al2o3)或铪氧化物(hfo2))。例如，阻挡绝缘层bll可以是硅氧化物层和/或高k电介质层(例如铝氧化物(al2o3)或铪氧化物(hfo2))。例如，电荷存储层ctl可以是硅氮化物层。间隙填充层320可以分别设置在由垂直沟道部分vc围绕的内部空间is中。例如，每个间隙填充层320可以由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成。

参照图2、3和4，垫330(也可以被称为导电垫)可以分别设置在由垂直沟道部分vc围绕的内部空间is中。垫330可以分别设置在间隙填充层320的顶表面上。垫330可以与擦除栅电极220d水平地重叠。在一些实施方式中，每个垫330可以包括第一部分p1和第二部分p2。第一部分p1可以与擦除栅电极220d的一部分水平地重叠。第二部分p2可以与最上面的绝缘图案230的整个水平地重叠。例如，每个垫330在第三方向z上的高度或厚度可以大于形成在相邻擦除栅电极220d上的最上面的绝缘图案230的厚度或高度。垫330的顶表面331可以位于与堆叠结构st的顶表面和垂直沟道部分vc的顶表面基本相同的水平处，并与堆叠结构st的顶表面和垂直沟道部分vc的顶表面共面。垫330的底表面333可以设置在擦除栅电极220d的顶表面221与底表面222之间的水平处。例如，垫330的底表面333可以位于比串选择栅电极220c的顶表面高的水平处。垫330可以包括导电材料或用掺杂剂掺杂的半导体材料。在一些实施方式中，每个垂直沟道部分vc可以包括设置在间隙填充层320与堆叠结构st之间的第一部分pt1、以及设置在垫330与堆叠结构st之间的第二部分pt2。垂直沟道部分vc的第一部分pt1和第二部分pt2可以不包括诸如p型掺杂剂和n型掺杂剂的电荷载流子掺杂剂。垂直沟道部分vc的第一部分pt1和第二部分pt2可以是本征半导体材料。

如以上参照图1所述，在擦除操作中，对应于擦除电压的第一电压可以被施加到位线bl，并且小于第一电压的第二电压可以被施加到擦除栅电极220d。由于垫330和擦除栅电极220d之间的(由施加到垫330和擦除栅电极220d的不同电压导致的)电位差(或电压)，在包括擦除栅电极220d的擦除控制晶体管et中可以发生栅诱导漏极泄漏(gidl)。根据本发明构思的实施方式，垫330可以与擦除栅电极220d水平地重叠(例如，具有在相同的垂直水平处的部分—例如，在图3和4中被显示为与沿x方向延伸的线相交的部分)，因而可以在擦除栅电极220d和垫330之间容易地引起gidl现象。作为gidl现象的结果，设置在垫330与擦除栅电极220d之间的垂直沟道部分vc中可以产生电子-空穴对。电子可以移动到垫330，并且空穴可以被供应到垂直沟道部分vc中。因此，在擦除操作中，空穴可以从垂直沟道部分vc被顺畅地提供到电荷存储层ctl中。在擦除操作中，空穴可以从垂直沟道部分vc被提供到整个单元串cstr(参见图1)的电荷存储层ctl中(即，与单元串cstr的所有存储单元晶体管mct相邻的部分经历擦除操作)，以减少来自这些存储单元晶体管mct的电荷存储部分的负电荷(即电子)。结果，可以良好地执行3d半导体存储器件的擦除操作。

栅极绝缘层335可以设置在半导体柱sp与地选择栅电极220a之间。栅极绝缘层335的侧壁可以具有在彼此相反的方向上凸起的弯曲表面。例如，栅极绝缘层335可以包括热氧化物层，例如硅氧化物层。水平绝缘层340可以设置在电荷存储结构310与栅电极220a、220b、220c和220d之间，并且可以延伸到栅电极220a、220b、220c和220d的顶表面和底表面上。例如，水平绝缘层340可以包括硅氧化物(sio2)层和/或高k电介质层(例如铝氧化物(al2o3)或铪氧化物(hfo2))。

第一层间绝缘层460可以设置在堆叠结构st上。第一层间绝缘层460可以覆盖最上面的绝缘图案230的顶表面和垫330的顶表面331。例如，第一层间绝缘层460可以包括硅氧化物层。

接触结构470可以设置在堆叠结构st之间。接触结构470可以沿第二方向y延伸，并且可以穿透第一层间绝缘层460。当从俯视图看时，每个接触结构470可以具有沿第二方向y延伸的矩形或线性形状。或者，接触结构470可以沿着公共源极区域csr布置在第二方向y上。在这种情况下，接触结构470可以具有柱形状。每个接触结构470可以包括间隔物471和公共源极接触473。公共源极接触473可以电连接到公共源极区域csr。例如，公共源极接触473可以包括金属材料(例如钨、铜或铝)和过渡金属材料(例如钛或钽)中的至少一种。间隔物471可以围绕公共源极接触473的侧壁。例如，间隔物471可以包括绝缘材料(例如硅氧化物层或硅氮化物层)。

第二层间绝缘层480可以设置在第一层间绝缘层460上。第二层间绝缘层480可以覆盖接触结构470的顶表面和第一层间绝缘层460的顶表面。例如，第二层间绝缘层480可以包括硅氧化物层。沟道接触插塞hcp可以分别设置在垫330上。沟道接触插塞hcp可以穿透第二层间绝缘层480和第一层间绝缘层460，并且可以与垫330接触(即直接连接)。例如，沟道接触插塞hcp可以由金属材料(例如铜或钨)和金属氮化物(例如tin、tan或wn)中的至少一种形成。单元接触插塞ccp可以设置在衬底100的垫区域pr上。单元接触插塞ccp可以穿透第二层间绝缘层480和第一层间绝缘层460，并且可以分别设置在栅电极220a、220b、220c和220d的端部上。单元接触插塞ccp可以与栅电极220a、220b、220c和220d的端部的顶表面接触。单元接触插塞ccp可以由金属材料(例如铜或钨)和金属氮化物(例如tin、tan或wn)中的至少一种形成。

位线bl可以设置在第二层间绝缘层480上。例如，在俯视图中，位线bl可以沿第一方向x延伸以交叉堆叠结构st。例如，每个位线bl可以在多个堆叠结构st之上延伸。位线bl可以在第二层间绝缘层480上沿第二方向y彼此间隔开。每个位线bl可以电连接到沿第一方向x布置的垂直沟道部分vc。例如，位线bl可以由金属材料(例如钨或铝)形成。

图5是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。在下文中，与上述实施方式中示出和/或描述的元件或部件相同的元件或部件将由相同的附图标记或相同的参考符号表示，并且其描述将为了说明的容易和方便而被省略或简要提及。

参照图5，垂直沟道部分vc和电荷存储结构310可以进一步延伸，以穿透地选择栅电极220a和缓冲氧化物层210，并且可以与衬底100接触。地选择晶体管gst可以包括电荷存储元件(对应电荷存储结构310的对应部分)。例如，在本实施方式中，图3的半导体柱sp和栅极绝缘层335可以被省略。

图6是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。图7是图6的部分“b”的放大视图。在下文中，与以上实施方式中示出和/或描述的元件或部件相同的元件或部件将由相同的附图标记或参考符号表示，并且其描述将为了说明的容易和方便而被省略或简要提及。

参照图6和7，每个堆叠结构st可以包括栅电极220a、220b、220c、220d_1和220d_2。在一些实施方式中，第一擦除栅电极220d_1和第二擦除栅电极220d_2可以顺序地堆叠在串选择栅电极220c上。例如，两个或更多个擦除栅电极220d_1和220d_2可以提供在根据本发明构思的一些实施方式的3d半导体存储器件中。第一擦除栅电极220d_1和第二擦除栅电极220d_2可以包括与地选择栅电极220a、单元栅电极220b和串选择栅电极220c相同的材料。

垫330可以分别设置在由垂直沟道部分vc围绕的内部空间is中。垫330可以与第一擦除栅电极220d_1和第二擦除栅电极220d_2水平地重叠。例如，每个垫330可以包括第一部分p1、第二部分p2、第三部分p3和第四部分p4。第一部分p1可以与第一擦除栅电极220d_1的一部分水平地重叠，第二部分p2可以与最上面的绝缘图案230的整个水平地重叠。第三部分p3可以与第二擦除栅电极220d_2的整个水平地重叠，第四部分p4可以与设置在第一擦除栅电极220d_1与第二擦除栅电极220d_2之间的整个绝缘图案230水平地重叠。垫330的顶表面331可以位于与堆叠结构st的顶表面基本相同的水平处，并且垫330的底表面333可以位于第一擦除栅电极220d_1的顶表面221与底表面222之间的水平处。

在一些实施方式中，垂直沟道部分vc的第一部分pt1和第二部分pt2可以不包括诸如p型掺杂剂和n型掺杂剂的掺杂剂。例如，垂直沟道部分vc的第一部分pt1和第二部分pt2可以由本征半导体材料形成。

图8是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的3d半导体存储器件。图9是图8的部分“c”的放大视图。在下文中，与以上实施方式中示出和/或描述的元件或部件相同的元件或部件将由相同的附图标记或相同的参考符号表示，并且其描述将为了说明的容易和方便而被省略或简要提及。

参照图8和9，阱掺杂剂区域10w可以提供在衬底100中。阱掺杂剂区域10w可以包括具有与衬底100的导电类型相反的导电类型的掺杂剂。例如，阱掺杂剂区域10w可以包括磷(p)或砷(as)。

每个堆叠结构st可以包括源极导电图案scp、在源极导电图案scp上的缓冲氧化物层210、栅电极220d_1、220a、220b、220c和220d_2、以及绝缘图案230。栅电极220d_1、220a、220b、220c和220d_2以及绝缘图案230可以交替且重复地堆叠在缓冲氧化物层210上。源极导电图案scp可以对应于堆叠结构st的最下层。第一擦除栅电极220d_1可以对应于栅电极220d_1、220a、220b、220c和220d_2中最下面的栅电极，第二擦除栅电极220d_2可以对应于栅电极220d_1、220a、220b、220c和220d_2中最上面的栅电极。地选择栅电极220a可以设置在第一擦除栅电极220d_1上，例如，在第一擦除栅电极220d_1与单元栅电极220b之间，并且单元栅电极220b可以设置在地选择栅电极220a与第二擦除栅电极220d_2之间。串选择栅电极220c可以设置在最上面的单元栅电极220b与第二擦除栅电极220d_2之间。

电荷存储结构310可以围绕垂直沟道部分vc的外侧壁，并且可以设置在垂直沟道部分vc的底表面与衬底100之间。例如，垂直沟道部分vc可以与衬底100间隔开。垂直沟道部分vc的下部和电荷存储结构310的下部可以设置在衬底100的阱掺杂剂区域10w中。例如，垂直沟道部分vc的底表面和电荷存储结构310的底表面可以位于比衬底100的顶表面低的水平处。例如，阱掺杂剂区域10w可以被包括在衬底100中，并且垂直沟道部分vc的底表面和电荷存储结构310的底表面可以设置得低于阱掺杂剂区域10w的顶表面。

源极导电图案scp可以设置在衬底100与缓冲氧化物层210之间。源极导电图案scp可以包括第一源极导电图案scp1和第二源极导电图案scp2。第二源极导电图案scp2可以设置在第一源极导电图案scp1的顶表面上。例如，第一源极导电图案scp1可以从衬底100(例如阱掺杂剂区域10w)与第二源极导电图案scp2之间延伸到第二源极导电图案scp2与垂直沟道部分vc之间，并延伸到衬底100(例如阱掺杂剂区域10w)与垂直沟道部分vc之间。电荷存储结构310可以被第一源极导电图案scp1分成上电荷存储结构310a和下电荷存储结构310b。上电荷存储结构310a可以设置在第一源极导电图案scp1上，下电荷存储结构310b可以设置在第一源极导电图案scp1下方。例如，下电荷存储结构310b可以形成在阱掺杂剂区域10w中，并且上电荷存储结构310a可以形成在第一源极导电图案scp1与第一层间绝缘层460之间。

例如，第一源极导电图案scp1可以包括水平部分pp和垂直部分vp。第一源极导电图案scp1的水平部分pp可以设置在衬底100(例如阱掺杂剂区域10w)与第二源极导电图案scp2之间。垂直部分vp可以从垂直沟道部分vc与水平部分pp之间延伸到第二源极导电图案scp2与垂直沟道部分vc之间，并延伸到衬底100(例如阱掺杂剂区域10w)与垂直沟道部分vc之间。在剖视图中，例如在垂直部分vp的两端，垂直部分vp可以与电荷存储结构310接触。垂直部分vp的顶表面可以位于水平部分pp的顶表面与第二源极导电图案scp2的顶表面之间的水平处。垂直部分vp的底表面可以位于比衬底100的顶表面(例如阱掺杂剂区域10w的顶表面)低的水平处。例如，这里的水平可以是指第三方向z上的不同水平。第一源极导电图案scp1可以与衬底100的阱掺杂剂区域10w、第二源极导电图案scp2和垂直沟道部分vc接触。在一些实施方式中，第一源极导电图案scp1和第二源极导电图案scp2可以由用n型掺杂剂掺杂的多晶硅形成，并且第二源极导电图案scp2的掺杂剂浓度可以高于第一源极导电图案scp1的掺杂剂浓度。

在本实施方式中，图3的公共源极区域csr可以被省略。例如，本实施方式的源极导电图案scp可以形成本文的别处和/或其它实施方式提及的公共源极线csl。

图10至13是沿图2的线i-i'截取的剖视图，以示出根据本发明构思的一些实施方式的制造3d半导体存储器件的方法。

参照图10，模制结构ms可以形成在衬底100上。模制结构ms的形成可以包括在衬底100上形成缓冲氧化物层210、以及在缓冲氧化物层210上交替且重复地堆叠牺牲层225和绝缘层227。例如，缓冲氧化物层210可以包括热氧化物层或硅氧化物层。在某些实施方式中，缓冲氧化物层210可以是被热氧化的硅氧化物层。例如，每个牺牲层225可以包括硅氮化物层。绝缘层227可以由相对于牺牲层225具有蚀刻选择性的材料形成。每个绝缘层227可以包括例如硅氧化物层。

沟道孔ch可以通过图案化模制结构ms而形成。沟道孔ch可以穿透在衬底100的单元阵列区域car上的模制结构ms。例如，沟道孔ch的形成可以包括在模制结构ms上形成掩模图案(未示出)、以及使用掩模图案作为蚀刻掩模各向异性地蚀刻模制结构ms。通过沟道孔ch暴露的衬底100的顶表面可以通过过蚀刻被凹入。在俯视图中，每个沟道孔ch可以具有圆形形状、椭圆形形状或多边形形状。

半导体柱sp可以分别形成在沟道孔ch中。通过使用经沟道孔ch暴露的衬底100作为籽晶执行选择性外延生长(seg)工艺，半导体柱sp可以从衬底100生长。电荷存储结构310可以形成在沟道孔ch的侧壁上。电荷存储结构310可以覆盖沟道孔ch的侧壁，并且可以覆盖由沟道孔ch暴露的半导体柱sp的顶表面的部分。参照图4和10，每个电荷存储结构310可以包括顺序地形成在每个沟道孔ch的侧壁上的阻挡绝缘层bll、电荷存储层ctl和隧道绝缘层tl。例如，阻挡绝缘层bll可以包括硅氧化物层或高k电介质层(例如al2o3或hfo2)，电荷存储层ctl可以包括硅氮化物层，隧道绝缘层tl可以包括硅氧化物层或高k电介质层(例如al2o3或hfo2)。

垂直沟道部分vc可以分别形成在沟道孔ch中。每个垂直沟道部分vc可以共形地覆盖电荷存储结构310的内侧壁和由电荷存储结构310暴露的半导体柱sp的顶表面。通过在包括氢或重氢的气体氛围中执行的氢退火工艺，垂直沟道部分vc可以被热处理。例如，包含在气体中的重氢可以包括氘、氚、或者含四个或更多个中子的氢同位素。存在于垂直沟道部分vc中的晶体缺陷可以通过氢退火工艺消除。

间隙填充层320可以分别形成在由垂直沟道部分vc围绕的内部空间is中。间隙填充层320可以完全填充内部空间is。间隙填充层320可以使用旋涂玻璃(sog)技术形成。间隙填充层320可以包括绝缘材料(例如硅氧化物)。

参照图11，可以执行蚀刻工艺以蚀刻间隙填充层320的上部。因此，间隙填充层320的顶表面上的内部空间is可以再次为空的。间隙填充层320的顶表面可以通过蚀刻工艺从模制结构ms的顶表面凹入。间隙填充层320的顶表面可以位于牺牲层225中第二最上面的牺牲层的顶表面与底表面之间的水平处。例如，蚀刻工艺可以是回蚀刻工艺。导电层410可以形成在模制结构ms上。导电层410可以覆盖模制结构ms的顶表面，并且可以填充间隙填充层320上的内部空间is。例如，导电层410可以包括导电材料或用掺杂剂掺杂的半导体材料。例如，导电层410可以形成为与间隙填充层320的顶表面接触，并且接触表面可以分别设置在离衬底100第二最远的牺牲层225的顶表面与底表面之间。

参照图12，可以对导电层410执行平坦化工艺，以分别在内部空间is中的间隙填充层320上形成垫330。平坦化工艺可以被执行，直到暴露模制结构ms的绝缘层227中第二最上面的绝缘层的顶表面。例如，模制结构ms的最上面的绝缘层227和最上面的牺牲层225在平坦化工艺中可以用作蚀刻停止层，并且可以通过平坦化工艺被去除。平坦化工艺可以是化学机械抛光(cmp)工艺。例如，导电层410的(例如，形成在最上面的绝缘层227上的)上部可以在cmp工艺之前通过蚀刻工艺被去除。

可以对模制结构ms执行各向异性蚀刻工艺，以形成公共源极沟槽cth。在一些实施方式中，第一层间绝缘层460可以形成在模制结构ms上，然后，第一层间绝缘层460和模制结构ms可以被图案化直到暴露衬底100的顶表面，从而形成公共源极沟槽cth。公共源极沟槽cth可以沿第二方向y延伸(参见图2)。例如，在俯视图中，公共源极沟槽cth可以具有沿第二方向y延伸的线形或矩形形状。因为公共源极沟槽cth被形成，所以在第一方向x上彼此间隔开的堆叠结构st(参见图2)可以形成在衬底100上。例如，如图2所示，公共源极沟槽cth将堆叠结构st划分为在第一方向x上彼此间隔开。每个堆叠结构st可以包括图案化的缓冲氧化物层210、绝缘图案230和牺牲图案225a。堆叠结构st的侧壁可以由公共源极沟槽cth暴露。

参照图13，凹陷区域rr可以通过去除由公共源极沟槽cth暴露的牺牲图案225a而形成。牺牲图案225a可以通过执行湿蚀刻工艺和/或各向同性干蚀刻工艺被去除。凹陷区域rr可以形成在沿垂直于衬底100的顶表面的第三方向z堆叠的绝缘图案230之间以及在缓冲氧化物层210与绝缘图案230中最下面的绝缘图案之间。蚀刻工艺可以使用包含磷酸的蚀刻溶液来执行。栅极绝缘层335可以形成在由凹陷区域rr暴露的每个半导体柱sp的侧壁上。栅极绝缘层335可以通过对半导体柱sp的侧壁执行氧化工艺而形成。栅极绝缘层335可以包括例如热氧化物层或硅氧化物层。在某些实施方式中，栅极绝缘层335可以是被热氧化的硅氧化物层。

水平绝缘层340可以形成在凹陷区域rr中。例如，水平绝缘层340可以共形地覆盖由凹陷区域rr暴露的电荷存储结构310的外侧壁、栅极绝缘层335的侧壁、以及绝缘图案230的顶表面和底表面。水平绝缘层340可以共形地覆盖由公共源极沟槽cth暴露的绝缘图案230的侧壁和第一层间绝缘层460的侧壁。水平绝缘层340可以使用具有优良的台阶覆盖特性的沉积方法来形成。例如，水平绝缘层340可以使用化学气相沉积(cvd)工艺或原子层沉积(ald)工艺形成。栅电极220a、220b、220c和220d可以分别形成在凹陷区域rr中，例如在水平绝缘层340上。在一些实施方式中，金属层可以形成在公共源极沟槽cth和凹陷区域rr中，并且形成在公共源极沟槽cth中的金属层可以例如通过蚀刻工艺被去除以形成栅电极220a、220b、220c和220d。

公共源极区域csr可以形成在通过公共源极沟槽cth暴露的衬底100中。公共源极区域csr可以使用离子注入工艺形成。公共源极区域csr可以具有与衬底100的导电类型不同的导电类型。

再次参照图2和3，接触结构470可以形成在公共源极沟槽cth中。接触结构470可以包括间隔物471和公共源极接触473。间隔物471可以覆盖公共源极沟槽cth的侧壁。公共源极接触473可以形成为填充具有间隔物471的公共源极沟槽cth的剩余空间。第二层间绝缘层480可以形成在第一层间绝缘层460上。第二层间绝缘层480可以覆盖接触结构470的顶表面和第一层间绝缘层460的顶表面。例如，第二层间绝缘层480可以包括硅氧化物层。

单元接触插塞ccp可以形成在栅电极220a、220b、220c和220d的设置于衬底100的垫区域pr上的端部上。单元接触插塞ccp可以分别电连接到栅电极220a、220b、220c和220d。沟道接触插塞hcp可以形成在垫330上。沟道接触插塞hcp可以穿透第二层间绝缘层480和第一层间绝缘层460，并且可以与垫330接触。

位线bl可以形成在第二层间绝缘层480上。每个位线bl可以电连接到沿第一方向x布置的垂直沟道部分vc。

根据本发明构思的实施方式，设置在栅电极中的最上层处的擦除栅电极220d可以与设置在由垂直沟道部分vc围绕的内部空间中的垫330水平地重叠。结果，在擦除操作中，可以在擦除栅电极220d与垫330之间容易地引起gidl现象，因而空穴可以被顺畅地供应到垂直沟道部分vc中。

虽然已经参照示例实施方式描述了本发明构思，但是对本领域技术人员将明显的是，可以进行各种改变和修改而不背离本发明构思的精神和范围。因此，应理解，上述实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽的可允许的解释来确定，并且不应受前面的描述约束或限制。

本申请要求享有2018年7月16日在韩国知识产权局提交的韩国专利申请第10-2018-0082357号的优先权，其公开通过引用全文在此合并。