制造半导体器件的方法与流程

本发明构思涉及制造半导体器件的方法。

背景技术：

为了产品的价格竞争力，对提高半导体器件的集成度的需求正在增长。通过在垂直于半导体基板的上表面的方向上堆叠栅极，可以获得更高的半导体器件集成度。随着堆叠的栅极的数量增加，与堆叠的栅极对应的信息存储区域之间的干扰会增加。

技术实现要素：

根据本发明构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。形成孔以穿过初始第一模层和初始第二模层以分别形成在垂直于下部结构的垂直方向上交替堆叠在下部结构上的第一模层和第二模层。沿着孔的侧表面部分地蚀刻第一模层以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层，使得每个层间绝缘层包括在垂直方向上位于相同水平的对应的第三模层和对应的凹陷的第一模层。在孔中形成第一电介质层以覆盖彼此堆叠的第三模层和第二模层。在第一电介质层上形成信息存储图案。

根据本发明构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。形成包括初始第一模层和初始第二模层的堆叠结构，该初始第一模层和初始第二模层在垂直于下部结构的垂直方向上交替且重复地堆叠在下部结构上。形成孔以穿过堆叠结构从而形成第一模层和第二模层。该孔暴露第一模层的侧表面和第二模层的侧表面。通过孔暴露的第一模层被部分地蚀刻以形成凹陷区域和凹陷的第一模层。在凹陷区域中形成第三模层以形成层间绝缘层。每个层间绝缘层包括在垂直方向上位于相同水平的对应的凹陷的第一模层和对应的第三模层。每个第三模层插设在两个相邻的第二模层之间，并突出超过所述两个相邻的第二模层的侧表面到所述孔中。沿着第三模层的侧表面和第二模层的侧表面在孔中形成第一电介质层。在第一电介质层上形成信息存储图案。信息存储图案与第二模层相对并在垂直方向上彼此间隔开。在孔中形成第二电介质层以覆盖第一电介质层和信息存储图案，使得信息存储图案插设在第一电介质层和第二电介质层之间。在孔中形成沟道半导体层以覆盖第二电介质层。每个信息存储图案具有在垂直方向上与第三模层重叠的部分和在垂直方向上不与第三模层重叠的部分。

根据本发明构思的一示范性实施方式，一种制造半导体器件的方法被如下提供。通过在基板上交替地堆叠层间绝缘层和模层来形成堆叠结构。具有波纹状内侧表面的孔穿过堆叠结构。每个层间绝缘层具有圆化的拐角作为孔的波纹状内侧表面的部分。在孔的波纹状内侧表面上形成包括信息存储图案的垂直存储结构，使得信息存储图案在垂直于基板的垂直方向上彼此间隔开。每个层间绝缘层包括具有第一密度的内模层和具有比第一密度大的第二密度的外模层。

附图说明

从以下结合附图的详细描述，本公开的以上和其它的方面、特征和优点将被更清楚地理解，附图中：

图1是根据示例实施方式的半导体器件的示意性框图；

图2是概念地示出根据示例实施方式的半导体器件的存储阵列的电路图；

图3是根据示例实施方式的半导体器件的平面图；

图4a和图4b是示出根据示例实施方式的半导体器件的剖视图；

图5a和图5b是根据示例实施方式的半导体器件的局部放大剖视图；

图6a至图6c是示出根据示例实施方式的半导体器件的剖视图；以及

图7a至图14b是示出根据示例实施方式的制造半导体器件的方法的平面图和剖视图。

具体实施方式

在下文，将参照附图描述本发明构思的示例实施方式。

图1是根据示例实施方式的半导体器件的示意性框图。

参照图1，半导体器件1可以包括存储阵列ma、行地址解码器3、页缓冲器4、列地址解码器5和控制电路6。

存储阵列ma可以包括多个存储块blk1、blk2、……、blkn。存储块blk1、blk2、……、blkn中的每个可以包括布置成多个行和列的多个存储单元。所述多个存储单元可以经由字线wl、至少一条公共源极线csl、至少一条串选择线ssl和至少一条地选择线gsl电连接到行地址解码器3。此外，存储单元可以通过位线bl电连接到页缓冲器4和列地址解码器5。

在一实施方式中，在存储单元当中，布置在同一行中的存储单元可以连接到相同的字线wl，布置在同一列中的存储单元可以连接到相同的位线bl。

行地址解码器3可以共同连接到存储块blk1、blk2、……、blkn，并可以向根据块选择信号选择的存储块blk1、blk2、……、blkn的字线wl提供驱动信号。例如，行地址解码器3可以从外部源接收地址信息addr并解码所接收的地址信息addr，以向电连接到存储块blk1、blk2、……、blkn的字线wl、公共源极线csl、串选择线ssl和地选择线gsl中的至少一部分供应电压。

页缓冲器4可以通过位线bl电连接到存储阵列ma。页缓冲器4可以连接到根据由列地址解码器5解码的地址选择的位线bl。页缓冲器4可以根据操作模式临时存储将被存储在存储单元中的数据，或者感测存储在存储单元中的数据。例如，页缓冲器4可以在编程操作模式中作为写驱动器电路操作，并在读操作模式中作为感测放大器电路操作。页缓冲器4可以从控制逻辑接收电力(例如电压或电流)，并可以将其提供给所选择的位线bl。

列地址解码器5可以接收地址信息addr，并根据所接收的地址信息addr在页缓冲器4和外部装置(例如存储器控制器)之间提供数据传输路径。列地址解码器5可以解码所接收的地址信息addr以选择位线bl中的任一条。列地址解码器5可以共同地连接到存储块blk1、blk2、……、blkn，并可以向根据块选择信号选择的存储块blk1、blk2、……、blkn的位线bl提供数据信息。在一示范性实施方式中，地址信息addr可以以时分复用方式由行地址解码器3和列地址解码器5接收。

控制电路6可以控制半导体器件1的整体操作。控制电路6可以接收控制信号和外部电压，并可以根据控制信号产生用于整体操作的各种信号和电压。控制电路6可以包括电压发生器，其利用外部电压产生内部操作所需的电压(例如编程电压、读取电压、擦除电压等)。控制电路6可以响应于控制信号控制读、写和/或擦除操作。

图2是概念地示出根据示例实施方式的半导体器件的存储阵列的电路图。

参照图1和图2，存储阵列ma可以包括公共源极线csl、位线bl、以及布置在公共源极线csl和位线bl之间的多个单元串cstr。

所述多个单元串cstr可以并联连接到每条位线bl。所述多个单元串cstr可以共同连接到公共源极线csl。所述多个单元串cstr中的每个可以包括可串联连接的下选择晶体管gst、存储单元mct和上选择晶体管sst。

在每个单元串cstr中，存储单元mct可以串联连接在下选择晶体管gst和上选择晶体管sst之间。每个存储单元mct可以包括信息存储区域，其可以存储信息。

上选择晶体管sst可以电连接到位线bl中的对应位线，下选择晶体管gst可以电连接到公共源极线csl。

上选择晶体管sst可以由串选择线ssl控制。存储单元mct可以由多条字线wl控制。在一示例实施方式中，上选择晶体管sst可以提供为复数个。

下选择晶体管gst可以由地选择线gsl控制。公共源极线csl可以共同连接到下选择晶体管gst的源极。

在一示例实施方式中，上选择晶体管sst可以是串选择晶体管，下选择晶体管gst可以是地选择晶体管。

接下来，将参照图3至图5a详细描述根据示例实施方式的半导体器件。

图3是根据示例实施方式的半导体器件的平面图。在图3中，为了理解的方便，可以仅示出半导体器件的主要部件。图4a和图4b是示出根据示例实施方式的半导体器件的剖视图。图4a示出沿着图3中的线i-i'的截面，图4b示出沿着图3中的线ii-ii'、iii-iii'和iv-iv'的截面。图5a是根据一示例实施方式的半导体器件的局部放大剖视图。图5a是图4a中的部分“‘a’”的放大剖视图。

参照图3至图5a，半导体器件100可以包括下部结构10和设置在下部结构10上的堆叠结构54。

下部结构10可以具有在x方向和y方向上延伸的上表面。下部结构10可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体。例如，iv族半导体可以包括硅、锗或硅锗。下部结构10可以被提供为块晶片或外延层。

堆叠结构54可以包括层间绝缘层12和栅极图案52。栅极图案52可以堆叠在下部结构10上，并可以在垂直于下部结构10的上表面10s的z方向上彼此间隔开。每个栅极图案52可以设置在层间绝缘层12中的两个相邻的层间绝缘层之间。例如，层间绝缘层12和栅极图案52可以交替且重复地彼此堆叠。

根据示例实施方式，由孔h暴露的每个栅极图案52的侧表面可以具有平坦形状。因此，与具有弯曲侧表面的传统栅极图案相比，可以改善栅极图案52的间隙填充特性。

每个层间绝缘层12可以包括内模层12i和外模层12o。内模层12i可以在z方向上与栅极图案52交替地堆叠在下部结构10上，外模层12o可以在孔h中形成在内模层12i的侧表面上。内模层12i和外模层12o可以由绝缘材料诸如硅氧化物或硅氮化物形成。内模层12i和外模层12o可以由相同的材料或不同的材料形成。当内模层12i和外模层12o由不同的材料形成时，外模层12o的密度可以大于内模层12i的密度。

根据示例实施方式，每个层间绝缘层12可以包括从栅极图案52中的两个相邻的栅极图案突出的边界部分，其对应于外模层12o。边界部分可以包括侧表面12s和下表面12b，侧表面12s可以具有圆化的形状。例如，在下表面12b和侧表面12s相交的拐角处，每个层间绝缘层12可以具有圆化的拐角。因此，可以避免可能在传统的层间绝缘层的有角度的边界部分处发生的电场集中现象，并可以减少信息存储图案28的横向电荷损失。图5a示范性地示出层间绝缘层12的边界部分，但是本实施方式不限于此。例如，应当指出，层间绝缘层12的边界部分可以被修改为各种形状。

参照图5b，在修改的实施方式中，层间绝缘层12的边界部分(例如外模层12o的形状)可以具有在z方向上部分地上下突出的圆化形状。例如，外模层12o在z方向上的厚度可以在远离内模层12i的方向上从l3增加到l4、然后从l4减小到l5。

再次参照图3至图5a，在一实施方式中，栅极图案52可以包括最下面的栅极图案52l、最上面的栅极图案52u以及在最下面的栅极图案52l与最上面的栅极图案52u之间的中间栅极图案52m。层间绝缘层12中的最上面的层间绝缘层12u可以设置在最上面的栅极图案52u上。

栅极图案52可以在平行于下部结构10的上表面10s的y方向上延伸。在x方向上分隔最上面的栅极图案52u的绝缘图案18可以设置在中间栅极图案52m上。绝缘图案18可以穿过最上面的层间绝缘层12u和最上面的栅极图案52u。

在z方向上延伸的垂直存储结构40可以设置在下部结构10上。垂直存储结构40可以设置在穿过堆叠结构54的孔h中。垂直存储结构40可以穿过栅极图案52和层间绝缘层12。

具有与垂直存储结构40相同的结构并在z方向上延伸的虚设垂直结构40d可以设置在下部结构10上。虚设垂直结构40d可以穿过栅极图案52和绝缘图案18。

每个垂直存储结构40可以包括穿过所述多个栅极图案52的多个第一部分w1和穿过所述多个层间绝缘层12的多个第二部分w2。例如，所述多个第一部分w1中的每个可以在垂直方向上与所述多个栅极图案52中的对应栅极图案位于相同的水平，所述多个第二部分w2中的每个可以在垂直方向上与所述多个层间绝缘层12中的对应的层间绝缘层位于相同的水平。在每个垂直存储结构40中，第一部分w1的宽度可以大于第二部分w2的宽度。层间台阶差(即，第一部分w1和第二部分w2之间的宽度差)可以增大或减小。例如，当外模层12o的在x方向上的厚度wom增大时，层间台阶差会增大。此外，当孔h中的栅极图案52的蚀刻量增加时，层间台阶差会增大。此外，内模层12i在x方向上的厚度wim不变。

第一上绝缘层42可以设置在堆叠结构54上。分隔结构60可以穿过堆叠结构54和第一上绝缘层42，并在y方向上延伸。

在一实施方式中，每个分隔结构60可以包括分隔图案58和在分隔图案58的侧表面上的间隔物56。间隔物56可以由绝缘材料例如硅氧化物形成。分隔图案58可以由导电材料形成。

第二上绝缘层62可以设置在第一上绝缘层42上。第一上绝缘层42和第二上绝缘层62可以由硅氧化物形成。

导线66可以设置在第二上绝缘层62上。在一实施方式中，导线66可以用作图1和图2中的位线bl。

接触插塞64可以穿过第一上绝缘层42和第二上绝缘层62。接触插塞64可以电连接导线66和垂直存储结构40。

每个栅极图案52可以包括第一材料层48和第二材料层50。第一材料层48可以覆盖第二材料层50的上表面和下表面，并可以覆盖第二材料层50的面对垂直存储结构40和虚设垂直结构40d的侧表面。第一材料层48可以插设在第二材料层50和垂直存储结构40之间，并可以在第二材料层50和层间绝缘层12之间延伸。

在一实施方式中，第一材料层48可以由电介质材料形成，第二材料层50可以由导电材料形成。例如，第一材料层48可以由电介质材料诸如铝氧化物形成，第二材料层50可以由掺杂的硅、金属氮化物(例如tin等)、金属(例如ti、w等)和金属-半导体化合物(例如tisi、wsi等)中的任一种、或两种或更多种导电材料形成。

在其它实施方式中，第一材料层48和第二材料层50可以由不同的导电材料形成。例如，第一材料层48可以由金属氮化物形成，第二材料层50可以由金属形成。

当第一材料层48由电介质材料形成并且第二材料层50由导电材料形成时，第二材料层50可以用作栅电极50l、50m和50u。或者，当第一材料层48和第二材料层50由导电材料形成时，第一材料层48和第二材料层50可以用作栅极图案52l、52m和52u。

在下文，将主要说明第一材料层48由电介质材料形成并且第二材料层50由导电材料形成的情况。

栅极图案52的第二材料层50可以是栅电极50l、50m和50u。例如，栅电极50l、50m和50u可以包括最下面的栅电极50l、中间栅电极50m和最上面的栅电极50u。最下面的栅极图案52l可以包括最下面的栅电极50l，中间栅极图案52m可以包括中间栅电极50m，最上面的栅极图案52u可以包括最上面的栅电极50u。

在一实施方式中，最下面的栅电极50l可以是地选择线gsl，最上面的栅电极50u可以是串选择线ssl，中间栅电极50m可以是字线wl。

在整个说明书中，中间栅电极50m(其可以是字线wl)可以被称为‘单元栅电极’。包括中间栅电极50m的中间栅极图案52m可以被称为‘单元栅极图案’。

最下面的栅电极50l可以被称为‘下选择栅电极’、‘地选择栅电极’或‘地选择线’。最上面的栅电极50u可以被称为‘上选择栅电极’、‘串选择栅电极’或‘串选择线’。包括最下面的栅电极50l的最下面的栅极图案52l可以被称为‘下选择栅极图案’。包括最上面的栅电极50u的最上面的栅极图案52u可以被称为‘上选择栅极图案’。

每个垂直存储结构40可以包括第一电介质层26、信息存储图案28、第二电介质层30、沟道半导体层32、芯图案34和焊盘图案36。

芯图案34可以由绝缘材料例如硅氧化物形成。芯图案34可以穿过栅极图案52。

沟道半导体层32可以延伸到芯图案34的侧表面上以围绕芯图案34的外表面。沟道半导体层32可以由硅形成。

焊盘图案36可以设置在沟道半导体层32和芯图案34上。焊盘图案36的水平可以高于最上面的栅极图案52u的水平。焊盘图案36可以由具有n型导电性的硅形成。

第二电介质层30可以设置在沟道半导体层32和堆叠结构54之间。第二电介质层30可以是隧道电介质层。第二电介质层30可以包括硅氧化物或杂质掺杂的硅氧化物。

第一电介质层26可以设置在第二电介质层30和堆叠结构54之间。第一电介质层26可以是阻挡电介质层。第一材料层48的厚度可以比第一电介质层26的厚度薄。在这种情况下，第一材料层48可以由具有比第一电介质层26高的介电常数的电介质材料形成。例如，第一电介质层26可以由硅氧化物形成，第一材料层48可以由具有比硅氧化物的介电常数高的介电常数的铝氧化物形成。

在每个垂直存储结构40中，设置在第一部分w1中的信息存储图案28可以在z方向上彼此间隔开，并可以设置在第一电介质层26和第二电介质层30之间。

每个信息存储图案28可以包括在z方向上与层间绝缘层12重叠的重叠部分28ia以及在z方向上不与层间绝缘层12重叠的非重叠部分28oa。重叠部分28ia可以被称为内部区域，非重叠部分28oa可以被称为外部区域。重叠部分28ia和非重叠部分28oa可以在x方向上具有不同的厚度。例如，重叠部分28ia可以在x方向上具有比非重叠部分28oa大的厚度。

在每个垂直存储结构40中，第一电介质层26、第二电介质层30和沟道半导体层32可以设置在中间栅极图案52m(即，由孔h暴露的单元栅极图案)的侧表面上，并可以延伸到由孔h暴露的层间绝缘层12的侧表面上。

第一电介质层26和第二电介质层30可以通过信息存储图案28彼此分隔，并可以彼此接触。例如，第一电介质层26和第二电介质层30可以在每个层间绝缘层12的水平处彼此接触。第一电介质层26可以覆盖信息存储图案28的上表面28u、信息存储图案28的下表面28b以及信息存储图案28的面对单元栅极图案52m的第一侧表面28s1。第二电介质层30可以覆盖信息存储图案28的第二侧表面28s2，该第二侧表面28s2与信息存储图案28的第一侧表面28s1相反。短语“a与b接触”表示a和b之间的直接连接。

信息存储图案28可以设置在沟道半导体层32和中间栅电极50m之间，并可以用于存储信息。例如，根据诸如快闪存储器件的非易失性存储器件的操作条件，从沟道半导体层32经过第二电介质层30注入到信息存储图案28中的电子可以被捕获并保持，或者信息存储图案28中的被捕获的电子可以脱离(de-trapped)。因此，信息存储图案28可以构成图2中描述的存储单元mct。信息存储图案28可以由能够存储信息的材料诸如硅氮化物或多晶硅形成。每个信息存储图案28(例如重叠部分28ia)在z方向上的厚度l1可以比面对其的每个单元栅极图案52m的厚度l2薄。

图6a至图6c是示出根据示例实施方式的半导体器件的剖视图。除了下部结构具有彼此不同的结构之外，图6a和图6b所示的半导体器件200和300具有与以上参照图4a描述的半导体器件100基本上相同的配置。除了存储元件具有彼此不同的结构之外，图6c所示的半导体器件400具有与以上参照图4a描述的半导体器件100基本上相同的配置。在下文，相同的附图标记可以用于与图4a中的部件相同的部件，并将省略其详细描述。

参照图6a，半导体器件200可以包括下部结构10a和设置在下部结构10a上的堆叠结构54。

下部结构10a可以包括第一基板112、在第一基板112上的第二基板130以及在第一基板112与第二基板130之间的外围电路区域。

第一基板112可以是单晶硅基板，第二基板130可以是多晶硅基板。

第一基板112可以提供有元件分隔区域114i，用于将外围有源区域114a与其它区域分隔开。

下部结构10a的外围电路区域可以包括：外围晶体管ptr，包括源极/漏极s/d和外围栅极pg，形成在外围有源区域114a上；第一下绝缘层120，在第一基板112上；第一外围布线122，嵌入在第一下绝缘层120中；第二下绝缘层124，在第一下绝缘层120上；第二外围布线126，嵌入在第二下绝缘层124中；以及第三下绝缘层128，在第二下绝缘层124上。

参照图6b，半导体器件300可以包括下部结构40l以及设置在下部结构40l上的堆叠结构54。堆叠结构54可以包括彼此交替堆叠的层间绝缘层12和栅极图案52。每个栅极图案52可以包括第一材料层48和第二材料层50。顺序地堆叠的第一上绝缘层42和第二上绝缘层62可以设置在堆叠结构54上。分隔结构160可以穿过堆叠结构54和第一上绝缘层42。分隔结构160可以包括绝缘材料，例如硅氧化物。

垂直存储结构40可以穿过堆叠结构54。垂直存储结构40可以通过下部结构40l中的连接部分40h而彼此连接。例如，每个垂直存储结构40可以包括第一电介质层26、信息存储图案28、第二电介质层30、沟道半导体层32、芯图案34和焊盘图案36，如以上参照图4a和图4b描述的。第一电介质层26、第二电介质层30、沟道半导体层32和芯图案34可以延伸到下部结构40l中以形成连接部分40h。因此，垂直存储结构40可以通过连接部分40h而彼此连接。在一示例实施方式中，连接部分40h可以设置在比分隔结构160的位置低的位置。

在一示例实施方式中，下部结构40l可以包括第一下层35a和在第一下层35a上的第二下层35b。第一下层35a和第二下层35b可以由硅，例如掺杂的硅形成。

参照图6c，半导体器件400的垂直存储结构40还可以包括半导体图案23。半导体图案23可以面对栅极图案52中的最下面的栅极图案52l，并可以设置在比中间栅极图案52m低的水平。垂直存储结构40可以包括如上所述的第一电介质层26、信息存储图案28、第二电介质层30、沟道半导体层32、芯图案34和焊盘图案36。沟道半导体层32可以与半导体图案23接触。

半导体图案23可以通过从下部结构10的外延生长来形成。额外的电介质层47(例如硅氧化物层)可以设置在最下面的栅极图案52l和半导体图案23之间。

接下来，将参照图3和图7a至图14b详细描述根据一示例实施方式的制造半导体器件的方法。

图7a至图14b是示出根据示例实施方式的制造半导体器件的方法的视图。

图7a与沿着图3中的线i-i'截取的剖视图对应，图7b与沿着图3中的线ii-ii'、iii-iii'和iv-iv'截取的剖视图对应。在图8a至图14b中，以a结尾的附图(例如图8a、图9a、图10a、图11a、图12a、图13a和图14a)与沿着图3中的线i-i'截取的剖视图对应，以b结尾的附图(例如图8b、图9b、图10b、图11b、图12b、图13b和图14b)是在以a结尾的附图上的部分‘b’的放大图。

参照图7a和图7b，可以在垂直于下部结构的z方向上在下部结构10上交替且重复地堆叠初始第一模层12p和初始第二模层14p，以形成堆叠结构54。例如，可以通过热氧化在下部结构10的上表面上形成初始最下面的第一模层12lp，然后可以使用化学气相沉积(cvd)工艺在初始最下面的第一模层12lp上交替且重复地形成剩余的初始第一模层12p和初始第二模层14p。设置在堆叠结构54的最下面的部分中的初始最下面的第一模层12lp可以是缓冲电介质膜，剩余的初始第一模层12p可以是层间绝缘层。此时，设置在堆叠结构54的最上面的部分中的初始最上面的第一模层12up的厚度可以比其它初始第一模层12p的厚度相对更厚。初始第二模层14p可以使用置换栅极工艺用栅极层替换。

初始第一模层12p可以由诸如氧化物等的绝缘材料形成，初始第二模层14p可以由具有比初始第一模层12p的湿蚀刻速率低的湿蚀刻速率的材料(诸如氮化物等)形成。

可以形成穿过堆叠结构54的一部分的绝缘图案18。例如，绝缘图案18可以穿过初始第一模层12p中的初始最上面的第一模层12up和初始第二模层14p中的最上面的初始第二模层，并可以在垂直方向(即，z方向)上形成为线性形状。绝缘图案18可以由硅氧化物形成。

参照图8a和图8b，可以在垂直于下部结构10的z方向上穿过初始第一模层12p和初始第二模层14p形成孔20，以形成第一模层12m和第二模层14m。例如，孔20可以通过如下形成：在设置于堆叠结构54的最上面的部分中的初始最上面的第一模层12up上形成掩模图案；以及使用该掩模图案作为蚀刻掩模，通过蚀刻工艺交替地去除初始第一模层12p和初始第二模层14p。

在孔20中，第一模层12m的侧表面和第二模层14m的侧表面可以暴露。例如，孔20的侧表面可以由第一模层12m的侧表面和第二模层14m的侧表面限定。

参照图9a和图9b，可以部分地去除第一模层12m以沿着形成在堆叠结构54中的孔20的侧表面形成凹陷区域r。第一模层12m可以使用蚀刻工艺被部分地蚀刻，例如使用硫酸或氢氟酸作为蚀刻剂的湿蚀刻工艺。孔20可以形成为延伸孔(extendedhole)20a。例如，第一模层12m的侧表面可以在湿蚀刻工艺中在远离孔的方向上凹陷，在该湿蚀刻工艺中蚀刻剂可以通过孔20到达第一模层12m的侧表面。具有凹陷的侧表面的第一模层12m可以被称为凹陷的第一模层12r。

在一实施方式中，凹陷的第一模层12r和第二模层14m之间的每个凹陷区域r的宽度(即，台阶差)可以是15nm或更小。例如，每个凹陷区域r的宽度可以对应于第二模层14m中的一个与凹陷的第一模层12r中的与其相邻的一个的宽度之间的差的一半。注意，这可以仅是一示例，本实施方式不限于此。例如，凹陷区域r的宽度可以根据电荷扩散防止效应、后续工艺中的台阶差的覆盖性等而变化。

参照图10a和图10b，可以用沿着凹陷的第一模层12r的侧表面和第二模层14m的侧表面形成的牺牲图案sp填充凹陷区域r。

在一实施方式中，牺牲图案sp可以通过沿着形成在堆叠结构54中的延伸孔20a的内壁在凹陷区域r中填充牺牲层、然后部分地蚀刻该牺牲层以暴露第二模层14m的侧表面来形成。牺牲层可以使用原子层沉积(ald)工艺或化学气相沉积(cvd)工艺而形成为具有均一的厚度。例如，牺牲层可以形成在延伸孔20a的内侧表面上，覆盖凹陷的第一模层12r的侧表面和第二模层14m的侧表面。牺牲层可以包括半导体材料，诸如n型导电的多晶硅、未掺杂的多晶硅等。牺牲层的厚度可以大于或等于每个凹陷区域r的厚度。或者，牺牲层可以具有这样的厚度，使得牺牲层可以完全填充凹陷而不完全填充延伸孔20a。

参照图11a和图11b，朝向延伸孔20a的内部延伸的第三模层12m'可以与凹陷的第一模层12r一起构成层间绝缘层12。第三模层12m'的侧表面和第二模层14m的侧表面可以彼此连接以限定延伸孔20a的在垂直方向上延伸的波纹状(conrrugated)侧表面。

在一实施方式中，延伸到延伸孔20a中的第三模层12m'可以通过氧化形成在凹陷区域r中的牺牲图案sp来形成，并且第三模层12m'可以接触凹陷的第一模层12r以与凹陷的第一模层12r一起形成层间绝缘层12。在一示范性实施方式中，牺牲图案sp可以被完全氧化，使得牺牲图案sp可以被第三模层12m'替代。本发明构思不限于此。例如，牺牲图案sp可以被部分地氧化，使得没有被氧化的牺牲图案可以保留在第三模层12m'与凹陷的第一模层12r之间。

在另一实施方式中，第三模层12m'可以通过氧化凹陷区域r中的牺牲层形成。沿着延伸孔20a的内壁形成的第三模层12m'可以接触凹陷的第一模层12r以与凹陷的第一模层12r一起形成层间绝缘层12。

在每个实施方式中，由延伸孔20a暴露的第三模层12m'的表面可以具有圆化的形状。例如，每个第三模层12m'可以具有圆化的拐角。由于第三模层12m'的暴露表面具有圆化的形状，所以可以避免如果在每个第三模层12m'中存在有角的拐角，则在有角的拐角处可能发生的电场集中，从而可以减小由于在与第三模层12m'的暴露表面相邻的信息存储图案28的侧表面中的横向电荷扩散引起的损失。

第三模层12m'可以填充凹陷区域r，并可以延伸到延伸孔20a中。在每个第三模层12m'中，延伸到延伸孔20a中的部分的厚度可以比由凹陷区域r围绕的剩余部分的厚度薄。本发明不限于此。例如，如图5b所示，每个第三模层的延伸到延伸孔20a中的部分的厚度可以在延伸孔20a中具有最大厚度。

参照图12a和图12b，可以在延伸孔20a中形成覆盖第二模层14m和第三模层12m'的第一电介质层26。例如，第一电介质层26可以沿着第二模层14m的侧表面和层间绝缘层12共形地形成，该层间绝缘层12由凹陷的第一模层12r和第三模层12m'组成。信息存储图案28可以在第一电介质层26上形成以在z方向上彼此间隔开并面对第二模层14m。

参照图13a和图13b，可以形成共形地覆盖第一电介质层26和信息存储图案28的第二电介质层30，可以通过各向异性地蚀刻第一电介质层26和第二电介质层30形成暴露下部结构10并覆盖第二电介质层30的沟道半导体层32，可以在沟道半导体层32上形成部分地填充每个延伸孔(图11a和图11b中的20a)的芯图案34，并且可以形成填充每个延伸孔(图11a和图11b中的20a)的焊盘图案36。因此，可以在每个延伸孔(图11a和图11b中的20a)中形成包括第一电介质层26、信息存储图案28、第二电介质层30、沟道半导体层32、芯图案34和焊盘图案36的垂直存储结构40。

接下来，可以形成覆盖堆叠结构54和垂直存储结构40的第一上绝缘层42。随后，可以穿过堆叠结构54和第一上绝缘层42形成分隔沟槽44。分隔沟槽44可以形成为线形。分隔沟槽44可以暴露下部结构10，并可以暴露堆叠结构54的第二模层14m。

参照图14a和图14b，可以以比第一蚀刻工艺的蚀刻速度更高的蚀刻速度执行第二蚀刻工艺以去除第二模层14m，从而在层间绝缘层12之间形成空隙空间46。例如，用于部分地蚀刻第一模层12m以形成凹陷区域(图9b中的r)的第一蚀刻工艺可以是使用含有硫酸的蚀刻剂的蚀刻工艺，用于去除第二模层14m的第二蚀刻工艺可以是使用含有磷酸的蚀刻剂的蚀刻工艺。蚀刻工艺的蚀刻剂可以根据第二模层14m的种类而变化。空隙空间46可以暴露垂直存储结构40的第一电介质层26。

再次参照图3、图4a和图4b，可以在空隙空间(图14a和图14b中的46)中形成栅极图案52。栅极图案52的形成可以包括：形成共形地覆盖空隙空间的内壁的第一材料层48以及形成填充由第一材料层48围绕的空隙空间的第二材料层50。

可以在分隔沟槽44中形成分隔结构60。分隔结构60的形成可以包括：在分隔沟槽44的侧壁上形成间隔物56以及形成分隔图案58以填充间隔物56之间的分隔沟槽44。

可以在第一上绝缘层42和分隔结构60上形成第二上绝缘层62。可以形成穿过第一上绝缘层42和第二上绝缘层62的接触插塞64。每个接触插塞64可以电连接到垂直存储结构40的对应的焊盘图案36。可以在第二上绝缘层62上形成导线66。导线66可以电连接到接触插塞64。

在实施方式中，信息存储图案28可以形成为被限定和隔离在如图11a所示的两个相邻的第三模层12m'之间的空间中。每个信息存储图案28可以被第一电介质层26和第二电介质层30围绕和隔离。因此，可以改善存储在信息存储图案28中的信息的保持特性。

根据示例实施方式的制造半导体器件的方法，通过形成具有圆化拐角的层间绝缘层以增大信息存储图案的隔离程度，可以提高半导体器件的可靠性。

本发明构思的各种有益的优点和效果不限于以上描述，并可以在描述本发明构思的特定实施方式的过程中被更容易地理解。

尽管以上已经示出和描述了示例实施方式，但是对于本领域技术人员来说将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。

本申请要求于2018年10月29日在韩国知识产权局提交的韩国专利申请第10-2018-0129800号的优先权权益，其公开内容通过引用整体地结合于此。