技术总结
本发明公开了一种半导体存储器件，其位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料与中层导电材料、上层导电材料依次叠加形成多层导电结构，在半导体衬底中还具有位线接触凹槽，所述位线位于半导体衬底表面的绝缘夹层上，以及位线接触凹糟中，所述位于绝缘夹层上的位线与绝缘夹层的横向接触面积大，位于位线接触凹槽中的位线与位线接触凹槽的底部横向接触面积小，提高了位线之间的横向隔离效果，改善漏电。本发明制造工艺将不同位线的横向接触宽度的大小交替变化的剖面形貌通过刻蚀工艺一步完成，不增加额外的工艺步骤。
技术研发人员：詹益旺;童宇诚;黄永泰;李武新;佘法爽
受保护的技术使用者：福建省晋华集成电路有限公司
技术研发日：2019.09.30
技术公布日：2020.01.14