半导体存储器件及工艺方法与流程

本发明涉及半导体器件设计及制造工艺领域，特别是指一种半导体存储器件，以及所述半导体存储器件的工艺方法。

背景技术：

如图1所示，是现有半导体存储器件的俯视面结构图，图中包括在第一方向上延伸且平行的多根字线wl，字线是存储管的多晶硅控制栅连接而成，字线wl之间为接触插塞或器件隔离层，与字线垂直的第二方向上是存储器的位线bl，位线bl与字线wl交叉的区域为存储管的结构区域。图中还具有长条形类似于杆状的有源区act，在传统的存储器件结构中，该有源区act一般是选择第一方向或者第二方向，随着技术的进步以及更高存储密度的要求，如今的有源区act一般设计为与第一方向或者第二方向存在一定的夹角，即类似于倾斜排列的状态，各有源区act之间彼此平行，有源区act之间以器件隔离层进行隔离，该器件隔离层一般形成为沟槽结构。图中圆圈处为位线接触凹槽。

图2是现有的半导体存储器件的剖面图，也就是图1所示的aa线剖面图，其结构为：

在半导体基板中，字线wl在第一方向上延伸。

位线结构，在所述字线上方跨过并在所述与第一方向垂直的第二方向上延伸，位线与字线之间具有隔离层，也就是说，位线在字线上方与字线垂直相交地穿过，两者不在一个平面上。

所述字线在第一方向上延伸，字线为一般为多晶硅、金属硅化物以及金属中的至少一种材质，其下方为栅介质层，一般为氧化层。

位线bl与字线wl之间的有源区act中包含有存储管的注入区，且在器件隔离层（沟槽）两侧为不同掺杂类型的注入区。

图中还具有位线接触凹槽3，该位线接触凹槽3对应于图1中的圆圈处，此处位线接触位于位线接触凹槽3中。

图3是图1的沿bb线的剖面图，此处可以看到字线的剖面结构。

图4是连接位线的进一步放大图，位线一般包括下层的导电材料、中层导电材料、上层导电材料以及顶层硬掩模层一起来形成叠加的结构，下层的导电材料一般由重掺杂的多晶硅构成，中/上层的导电材料一般由金属硅化物和/或金属（比如钨、铝、钛、钽等），顶层硬掩模层一般为氮化硅材质。位线一般位于位线上方的凹槽3中，凹槽中位线以外的空间填充隔离介质。

常规的半导体存储器件的位线结构在半导体基板中的形貌是上下比较匀称的形态，其剖面没有比较明显的宽度上的变化，现有的位线结构，其位线之间的间隔sc较小。

技术实现要素：

本发明所要解决的技术问题在于提供一种半导体存储器件，其位线的剖面结构具有横向宽度交替变化的形貌，能增大位线之间的间距，减少位线之间的漏电。

本发明所要解决的另一技术问题在于提供所述半导体存储器件的工艺方法。

为解决上述问题，本发明所述的半导体存储器件，包含：

半导体衬底，在所述半导体衬底中具有器件隔离层，所述器件隔离层之间为隔离出的多个有源区；半导体衬底表面具有绝缘夹层。

在所述半导体衬底中，还包含有多个沿第一方向延伸且穿过有源区的字线，各条字线之间互相隔离。

多根位线，所述多根位线在半导体衬底中穿过有源区并沿第二方向延伸；所述第二方向与第一方向垂直。

所述的多个有源区呈条形且互相平行，并以第一方向或第二方向为延伸方向，或者是与第一方向及第二方向之间存在夹角。

所述的位线上方还具有位线，将位线进行引出。

所述半导体衬底表面还具有位线接触凹槽，所述位线接触凹槽是间隔排列，即每不相邻的位线是位于半导体衬底表面的绝缘夹层上，另不相邻的位线是位于位线接触凹槽中，交叉间隔排列。

所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料、中层导电材料、上层导电材料依次叠加形成复合层；所述下层导电材料依次交替接触所述半导体衬底上的绝缘夹层，或者是位线接触凹槽的底部。

所述的各位线的下层导电材料与绝缘夹层及位线接触凹槽底部的接触面在横断面上的宽度呈大小交替变化的形貌，即所述绝缘夹层上的位线的下层导电材料与绝缘夹层的横向接触宽度大，而位于位线接触凹槽中的位线的下层导电材料与位线接触凹槽底部接触的横向接触宽度小；使各位线的下层导电材料与绝缘夹层或位线接触凹槽的底部的接触部分在剖面上呈粗细交替变化。

进一步的改进是，在所述的位于位线接触凹槽中的位线与侧壁的半导体衬底之间还具有隔离介质。

进一步的改进是，所述的位线的下层导电材料的横断面为倒梯形，或者是其他具有上大下小形貌的几何图形。

进一步的改进是，所述的下层导电材料为重掺杂的多晶硅，所述中/上层导电材料为重掺杂的多晶硅、金属硅化物、金属氮化物或者金属中的一种，所述的顶层硬掩模层为绝缘介质层，一般为氮化硅层。

进一步的改进是，所述的金属为钨、铝、钛、钽。

进一步的改进是，所述的器件隔离层为沟槽隔离。

进一步的改进是，所述的字线两侧还分别具有第一掺杂区及第二掺杂区，所述第一掺杂区及第二掺杂区的底表面均位于自有源区顶表面向下的特定深度处。

进一步的改进是，所述的位线之间填充有绝缘介质。

为解决上述问题，本发明还提供过一种制造所述的半导体存储器件的制造方法，包括如下步骤：

步骤一、在一半导体衬底中形成器件隔离层，由所述器件隔离层定义出多个有源区。

步骤二、在半导体衬底中沿第一方向形成字线多晶硅，注入掺杂形成第一掺杂区及第二掺杂区，以及在字线多晶硅上方的沿第二方向形成位线。

步骤三、在所述半导体衬底中刻蚀出位线接触凹槽，制作位线，所述位线从下至上包含四层结构，通过依次淀积相应材料形成，包括下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料及上层导电材料通过刻蚀，形成下层导电材料与绝缘夹层或位线接触凹槽的底部接触的横向宽度的大小呈交替变化的形貌，即位于绝缘夹层上的位线的下层导电材料的底面横向宽度大，位于位线接触凹槽中的位线的下层导电材料的底面横向宽度小。

步骤四、淀积绝缘介质，完成半导体存储器的后续工艺。

进一步的改进是，所述步骤一中，器件隔离层通过沟槽工艺形成，在半导体衬底中刻蚀沟槽，然后在沟槽中填充绝缘介质层。

进一步的改进是，所述步骤二中，第一掺杂区与第二掺杂区能参入与衬底掺杂类型相同的杂质，第一掺杂区与第二掺杂区或者具有相同的掺杂类型；第一掺杂区与第二掺杂区还能通过不同的离子注入参数，形成不同的注入深度，从而具有不同的结深。

进一步的改进是，所述步骤三中，上层导电材料、中层导电材料和下层导电材料的刻蚀，形成位于绝缘夹层上的位线底部横向接触宽度大，位于位线接触凹槽中的位线底部横向接触宽度小的形貌，是通过同步刻蚀形成；在对所述上层导电材料、中层导电材料及下层导电材料进行刻蚀时，具有较大的横向接触宽度的位线，其上层导电材料、中层导电材料与下层导电材料刻蚀由于刻蚀到衬底而停止，而要形成较小的横向接触宽度的位线，即位线接触凹槽中的位线，其下层导电材料、中层导电材料与上层导电材料需要继续向下刻蚀，在刻蚀得过程中还存在同步的横向刻蚀，形成绝缘介质层上的位线的底部横向接触宽度大，位于位线接触凹槽中的位线的底部横向接触宽度小的形貌。

进一步的改进是，形成绝缘介质层上的位线的底部横向接触宽度大，位于位线接触凹槽中的位线的底部横向接触宽度小的形貌，是通过对版图进行调整，在刻蚀时打开适当的窗口大小来实现。

进一步的改进是，所述步骤三中，下层导电材料为重掺杂的多晶硅，所述中层导电材料及上层导电材料为金属硅化物、金属氮化物或者金属中的一种，所述顶层硬掩模层为绝缘介质层，优选为氮化硅层。

进一步的改进是，所述步骤三中，上层导电材料、中层导电材料及下层导电材料的刻蚀采用干法刻蚀工艺。

本发明所述的半导体存储器件，通过将传统的位线的剖面结构形貌进行调整，将不同位线中的下层导电材料与绝缘夹层或位线接触凹槽的横向接触宽度进行大小交替的变化，使不同位线之间的横向间距进一步增大，提高了位线之间的横向隔离效果，从而进一步的改善位线之间的漏电。本发明制造工艺将不同位线的横向接触宽度的大小交替变化的位线（主要是下层导电材料）的剖面形貌通过刻蚀工艺一步完成，只需要简单调整版图设计，不增加额外的工艺步骤。

附图说明

图1是半导体存储器件的平面俯视图。

图2是半导体存储器件的剖面图，且是以图1中aa线位置的剖面图。

图3是半导体存储器件的剖面图，且是以图1中bb线位置的剖面图。

图4是位线结构的进一步放大图。

图5是本发明半导体存储器件的位线剖面形貌示意图。

图6是本发明位线的三层结构淀积完成图。

图7～8是本发明位线刻蚀中的示意图。

图9是本发明存储器件的平面俯视图，其中位线呈现粗细变化。

附图标记说明

1是衬底，2是器件隔离层（隔离沟槽），3是位线接触凹槽，4是字线多晶硅硬掩模层，5是下层导电材料，6是中间层导电材料1，7是顶层硬掩模层，8是上层导电材料，9是绝缘夹层，act是有源区，bl是位线，wl是字线，d、d1、d2是位线之间的横向宽度,d3是下层导电材料的上顶面横向宽度，d4是中层导电材料的横向宽度，d5是中间层导电材料下底面的横向宽度，bls是位线结构整体。

具体实施方式

本发明所述的半导体存储器件的结构结合附图说明如下，需要注意的是，说明书附图中仅用于配合说明书来说明各结构单元的大致位置及形貌，附图中的尺寸大小、比例以及相对位置等不代表器件制造工艺中的真实参数，仅用于解释本发明技术方案。同时，为了说明的简洁及清楚，本申请中仅对本发明创造性部分作重点说明，不是本发明重点的存储器件的其他结构部分为公知技术，不再做详细说明，且说明书附图中非本发明重点的或本发明并未涉及到的存储器件的其他结构部分也不做示意。

本发明所述的半导体存储器件，主要针对的是位线的引出部分，具体来说是对位线的接触插塞的结构形貌做出调整，使其在剖面上具有上大下小的几何形貌，如图5所示，在所述的位线多晶硅的上方具有位线，将位线进行引出。

所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层依次叠加而成；所述各位线之间间隔一定距离。

现有技术的位线其上下层导电材料以及顶层硬掩模层基本上是侧边对齐的，也就是各层之间的横向的宽度是一致的，如图4中所示的剖面形貌，由于现有的存储器存储密度较高，各位线之间的横向间距较小，这种剖面形貌的位线的横向间距没有得到优化，即互相之间的隔离效果不是太好，很容易引起漏电。

本发明提供的位线对其剖面形貌进行了调整，所述的各位线的横断面，主要是下层导电材料的宽度呈大小交替变化的形貌，如图5所示，由于位线在半导体衬底上是依次交替位于半导体衬底表面的绝缘夹层上以及半导体衬底中的位线接触凹槽中，即位于半导体衬底表面绝缘夹层上的位线的底部横向接触宽度d1大，而位于位线接触凹槽中的位线的底部横向接触宽度d2小，d1＞d2,每不相邻的位线具有相同的底部横向接触宽度，形成大小交替的排列；使各位线之间的横向距离增大，增强位线之间的隔离效果，减少漏电。

图5中所示的位线的底部剖面，下层导电材料的横断面为倒梯形实际上上面的各层的剖面也呈倒梯形的剖面形貌，。本实施例中仅是以梯形的形貌举例，符合具有类似的上大下小结构形貌的其他几何图形也同样适用。顶层硬掩模层的横断面宽度不受上下层导电材料间接触面宽度大小的影响。

与传统结构相同的是，所述的下层导电材料为重掺杂的多晶硅，中层导电材料为金属硅化物、金属氮化物或者金属中的一种，所述上层导电材料为金属硅化物、金属氮化物或者金属中的一种，所述的顶层硬掩模层为绝缘介质层，一般为氮化硅层。

这种剖面结构能在横向上增大位线之间的距离，加强位线之间的隔离效果，也就改善了漏电。

本发明所述的半导体存储器件的制造方法，针对位线，包括如下步骤：

步骤一、在一半导体衬底中完成前序工艺，即包括形成器件隔离层，由所述器件隔离层定义出多个有源区等等常规步骤。器件隔离层通过沟槽工艺形成，一般为浅沟槽隔离工艺，在半导体衬底中刻蚀沟槽，然后在沟槽中填充绝缘介质层，如氧化硅层等。半导体衬底表面还具有一层绝缘夹层，一般为氧化硅层。

在半导体衬底表面刻蚀形成各位线接触凹槽。

步骤二、在衬底中沿第一方向形成字线多晶硅，注入掺杂形成第一掺杂区及第二掺杂区，以及在字线多晶硅上方的沿第二方向形成位线。所述的第一方向与第二方向垂直，字线多晶硅位于下层，位线多晶硅位于上层，字线与位线垂直交叉且不在一个平面上。第一掺杂区与第二掺杂区能参入与衬底掺杂类型相同的杂质，第一掺杂区与第二掺杂区或者具有相同的掺杂类型；第一掺杂区与第二掺杂区还能通过不同的离子注入参数，形成不同的注入深度，从而具有不同的结深。

步骤三、制作位线，所述位线从下至上包含四层结构，通过依次淀积相应材料形成，包括下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；上述四层结构通过依次淀积而成，如图6所示，上层导电材料为重掺杂的多晶硅，中层导电材料以及下层导电材料，为金属硅化物、金属氮化物或者金属中的一种。比如中层导电材料为金属硅化物，上层导电材料为金属。顶层硬掩模层为绝缘介质层，优选地为氮化硅材质。所述的位线通过刻蚀，形成位线的底部的接触面的横向宽度的大小呈交替变化的形貌，即相邻的两个位线，其底部横向接触宽度具有大、小的变化：在半导体衬底表面的绝缘夹层上的位线，其底部横向接触宽度d1较大，而位于位线接触凹槽中的位线，其底部横向接触宽度d2较小。

本发明中对位线各层组成材料的刻蚀，是采用干法刻蚀工艺，形成不同位线具有底部不同横向接触宽度的形貌，是通过同步刻蚀形成。如图7所示，在对所述位线进行刻蚀时，具有较大的横向接触宽度d1的位线由于位于半导体衬底表层，位置较高，干法刻蚀由于很快刻蚀到衬底表面的绝缘夹层而停止，而要形成较小的横向接触宽度d2的位线，由于位于位线接触凹糟中，位置较低，下层导电材料如多晶硅的厚度较大，具有较大的刻蚀量，继续向下刻蚀，刻蚀到位线接触凹槽中时还存在横向的刻蚀量，形成了下层导电材料剖面具有上大下小的形貌，使得横向接触宽度d2较小。

形成位线的底部横向接触宽度大小交替变化的形貌，是通过对版图进行调整来实现。通过修改版图，在刻蚀时，通过适当调整位线的刻蚀的窗口大小，即可得到上述的底部横向接触宽度大小交替变化的形貌。具体窗口大小的参数，可以通过有限次的实验即可得到。

通过上述工艺方法，增大了位线之间的横向间距，加强了隔离效果，减少了漏电。

步骤四、淀积绝缘介质层，完成半导体存储器的后续工艺。

上述实施例是本发明所列举的一种情况，即下层导电材料呈现上大下小的剖面形貌，在一些具体的工艺中或者是其他的实施例中，还有可能存在刻蚀完成之后，下层导电材料剖面结构上下粗细变化不明显的形状，即对应于图5中出现d2=d3的情况，这也完全符合本发明的技术思想。但无论是d3＞d2，还是d3=d2的情况，d2、d3都小于中层导电材料的横向宽度d4。当然，无论是前述何种情况，位于绝缘夹层上的位线的横向接触宽度d1都大于d2、d3、d4。

以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。