一种接触窗结构及其形成方法
【技术领域】
[0001]本发明是有关于高密度装置，且特别是，在本发明的实施例中，提供一种形成三维高密度半导体装置的方法，其以导体连接至半导体装置(例如存储器装置)的有源层。
【背景技术】
[0002]三维半导体装置是由多个有源层与多个绝缘层相互交替的叠层所形成。在存储器装置中，每一层皆可包括一平面阵列的存储单元，在现今的三维叠层存储器装置中，有源层包括由有源层带(active strip)建置而成的字线与位线，以供存储单元使用，这些存储单元交替叠层形成了空隙相隔的脊状结构(spaced-apart ridge-like structure)。这些有源层可由掺杂(P型或η型掺杂)半导体材料或无掺杂半导体材料制成。在此型的三维存储装置中，存储单元可置放于层叠的位线或层叠的字线与交叉通过的字线或交叉通过的位线的交叉点上，以形成三维存储器阵列。
[0003]其中一种连接层间导体至有源层的方式为多道显影刻蚀工艺，其被揭露于美国专利号 8，383，512 中，名称为 Method for Making Connect1n Structure,其中揭露的内容在此引用作为参考。另一种方法则是美国专利申请号13 / 735，922，提交于2013 / 1 / 27，名称为 Method for Forming Interlayer Conductors to a Stack of Conductor Layers此揭露的内容在此引用作为参考。
【发明内容】
[0004]在一范例中，提出一种阶梯式接触窗结构的形成方法，该方法包括:形成一由多个有源层与多个绝缘层交替的叠层，如下所述；形成包括N个有源层的一第一子叠层，该N个有源层被这些绝缘层分开，该N个有源层包括一上边界有源层；形成一第二子叠层于该第一子叠层之上，该第二子叠层包括M个有源层，该M个有源层被这些绝缘层分开，该M个有源层包括一上边界有源层；形成一第一子叠层绝缘层位于该第一子叠层与该第二子叠层之间，在一已知刻蚀步骤中该第一子叠层绝缘层具有一不同于该第二子叠层内的这些绝缘层的多个刻蚀时间的刻蚀时间；接通这些上边界有源层；接续这些上边界有源层的接通步骤，接通该第一子叠层与该第二子叠层的其余这些有源层，并于该第一子叠层与该第二子叠层的这些有源层上产生一阶梯式结构的着陆区(landing area);形成延伸至这些着陆区的多个层间导体，这些层间导体由绝缘材料各自分开。
[0005]在一范例中，提出一种阶梯式接触窗结构的形成方法，该方法包括:形成一由多个有源层和多个绝缘层交替的叠层，如下所述；该叠层包括具有上边界有源层的多个子叠层，这些子叠层具有绝缘层和多个有源层对(active layer pair)在上边界有源层之下,该绝缘层与这些有源层对构成多个第一层对(first layer pairs),这些第一层对在该已知刻蚀工艺中有多个一致的第一子叠层刻蚀时间；该叠层也包括多个第二层对(second layerpairs)，这些第二层对包括多个子叠层绝缘层，这些子叠层绝缘层位于这些子叠层之间，该第二层对在该已知刻蚀工艺中有多个第二子叠层刻蚀时间，其相异于这些第一子叠层刻蚀时间；在一个或多个刻蚀步骤中，经过刻蚀，使叠层产生多个开口，这些开口的刻蚀深度止于这些上边界有源层；深度刻蚀被选定的这些开口以形成多个通孔，这些通孔显露各该子叠层内的多个有源层；形成多个层间导体于(I)这些通孔中以延伸至这些有源层，且(2)在这些开口未被进行深度刻蚀的过程中，形成这些层间导体以延伸至这些上边界有源层。
[0006]在一范例中，一阶梯式接触窗结构包括一由有源层与绝缘层交替的叠层，该叠层为非简单排列，使得下述的两种状况至少其一针对相同的刻蚀工艺(I)有源层之间的刻蚀时间不同，或(2)绝缘层之间的刻蚀时间不同。一阶梯式结构的着陆区位于这些有源层之上，这些层间导体延伸至该阶梯式结构的着陆区，这些层间导体之间由绝缘材料所隔开。
[0007]为了对本发明的上述，优点及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下:
【附图说明】
[0008]图1绘示一半导体装置的示意图，其包括作为层间导体的半导体垫。
[0009]图2A、图2B、图2C、图2D、图2E与图2F为一简单侧视图，绘示了该叠层为简单排列时，多道显影刻蚀工艺的一范例。
[0010]图3A、图3B、图3C、图3D与图3E为一简单侧视图，绘示了该叠层为非简单排列时，在光刻刻蚀工艺当中产生一刻蚀深度问题的范例。
[0011]图4A、图4B、图4C、图4D、图4E、图4F与图4G为一简单侧视图，为一叠层为简单排列时，剪切刻蚀工艺步骤的实施例。
[0012]图5A、图5B、图5C与图为一简单侧视图，为一叠层为非简单排列时，剪切刻蚀工艺步骤与工艺中产生刻蚀深度问题的实施例。
[0013]图6为一接触窗结构的范例，其中由有源层与绝缘层交替的叠层为非简单排列。
[0014]图7-图25为图6接触窗结构的形成步骤范例，该步骤为多道显影刻蚀工艺。
[0015]图7绘示一由有源层与绝缘层交替的叠层。
[0016]图8绘示图7的结构加上刻蚀掩模的情况。
[0017]图9绘示图8的结构经刻蚀步骤后的情况。
[0018]图10绘示图9的结构移除刻蚀掩模后的情况。
[0019]图11绘示图10的结构加上第二层刻蚀掩模的情况。
[0020]图12绘示图11的结构经刻蚀步骤后的情况。
[0021]图13绘示图12的结构移除第二层刻蚀掩模后的情况。
[0022]图14绘示图13的结构加上第三层刻蚀掩模的情况。
[0023]图15绘示图14的结构经刻蚀步骤后的情况。
[0024]图16绘示图15的结构移除第三层刻蚀掩模后的情况。
[0025]图17绘示图16的结构加上第四层刻蚀掩模的情况。
[0026]图18绘示图17的结构经刻蚀步骤后的情况。
[0027]图19绘示图18的结构移除第四层刻蚀掩模后的情况。
[0028]图20绘示图19的结构加上第五层刻蚀掩模的情况。
[0029]图21绘示图20的结构经刻蚀步骤后的情况。
[0030]图22绘示图21的结构移除第五层刻蚀掩模后，叠层中通孔形成的情况。
[0031]图23绘示图22的结构加入一绝缘层。
[0032]图24绘示图23的结构移除了一部分绝缘层，并于通孔中留下一侧壁绝缘层。
[0033]图25绘示图24的结构加入层间导体之后产生如图6所绘示的接触窗结构。
[0034]图26-图43为一藉剪切刻蚀步骤形成一接触窗结构的范例。
[0035]图26绘示一由有源层与绝缘层交替的叠层，其上置第一刻蚀掩模。
[0036]图27绘示图26的结构经刻蚀步骤后的情况。
[0037]图28绘示图27的结构移除第一刻蚀掩模，并以第二刻蚀掩模代替。
[0038]图29绘示图28的结构经刻蚀步骤后的情况。
[0039]图30绘示图29的结构移除第二刻蚀掩模。
[0040]图31绘示图30的结构加上第三刻蚀掩模。
[0041]图32绘示图31的结构经刻蚀步骤后的情况。
[0042]图33绘示图32进行第三刻蚀掩模的第一次修整。
[0043]图34绘示图33的结构经刻蚀步骤后的情况。
[0044]图35绘示图34进行第三刻蚀掩模的第二次修整。
[0045]图36绘示图35的结构经刻蚀步骤后的情况。
[0046]图37绘示图36移除修整后的第三刻蚀掩模。
[0047]图38绘示图37的结构加入一绝缘/绝阻层后的情况。
[0048]图39绘示图38的结构加入一绝缘材料后的情况。
[0049]图40绘示图39的结构加上第四刻蚀掩模。
[0050]图41绘示图40的结构经刻蚀步骤后的情况。
[0051]图42绘示图41移除第二刻蚀掩模后与通孔形成的结构。
[0052]图43绘示图42中的通孔内加入层间导体的结构。
[0053]图44为一简化流程示意图，绘示图7-图25所述的接触窗结构形成步骤。
[0054]图45为一简化流程示意图，绘示图26-图43的接触窗结构形成的步骤。
[0055]图46为一简化流程示意图，绘示图26-图43接触窗结构形成的步骤。
[0056]图47为一集成电路的简化方块图。
[0057]【符号说明】
[0058]ML1、ML2、ML3:金属层
[0059]100:半导体装置
[0060]102 ?105、112 ?115:有源层带
[0061]102B、103B、104B、105B、112B、113B、114B、115B:半导体垫
[0062]102C1、102C2、102C3、103C1、103C2、104C1:半导体板开口
[0063]119:源极线终端
[0064]125-1 ?125-N:层间导体
[0065