具有共形的金属栅极电极和栅极电介质界面的氮掺杂的非平面Ⅲ-Ⅴ族场效应晶体管的制作方法
【技术领域】
[0001]本发明的实施例涉及半导体器件的领域，并且更具体地，涉及采用II1- V族半导体的非平面场效应晶体管(FET)。
【背景技术】
[0002]利用从衬底表面凸出的半导体材料的主体的非平面晶体管采用包围半导体主体的两个、三个、或甚至所有侧面的栅极电极(即，分别为双栅极、三栅极、纳米线晶体管)。在栅极电极的两侧上，源极和漏极区形成在主体中，或作为重新生长的部分而耦合到主体。
[0003]随着高k栅极电介质的引入，对于非平面器件，即使沟道半导体是硅，也难以在源极区与漏极区之间实现半导体沟道区的可靠栅极控制。对于将II1- V化合物半导体用于晶体管沟道区的II1- V FET，栅极控制更加难以实现。与这种材料相关联的金属氧化物半导体(MOS)界面得到比它们的硅对应物更少的研宄，并且更少有良好的表现(例如，受到质量差的原生氧化物、亚化学计量表面等的影响)。
【附图说明】
[0004]通过示例而非限制的方式示出本发明的实施例，并且结合附图参考以下【具体实施方式】可以更充分地理解本发明的实施例。附图中:
[0005]图1A示出了根据本发明的实施例的II1- V族场效应晶体管(FET)的第一截面视图；
[0006]图1B示出了根据本发明的实施例的图1A中所示的II1- V族FET的第二截面视图；
[0007]图1C是示出根据本发明的实施例的在II1- V半导体界面处的高k栅极电介质中的氮累积的图表；
[0008]图1D示出了根据本发明的实施例的图1A中所示的II1- V族FET的第二截面视图；
[0009]图2是示出根据本发明的实施例的用于形成II1- V FET的方法中的操作的流程图；
[0010]图3是示出根据本发明的实施例的用于形成纳米线II1- V FET的方法中的操作的流程图；
[0011]图4是示出根据本发明的实施例的用于向II1-V半导体非定向地掺杂高k栅极电介质界面的方法中的操作的流程图；
[0012]图5示出了根据本发明的实施例的移动计算设备平台的等距视图和由移动平台采用的微电子设备的示意图；以及
[0013]图6示出了根据本发明的一种实施方式的计算设备的功能框图。
【具体实施方式】
[0014]描述了具有氮掺杂的栅极电介质界面和共形的栅极电极的II1- V场效应晶体管(FET)。在以下描述中，阐述了许多细节，然而，对于本领域中的技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”或“在一个实施例中”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中，在各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要未指定这两个实施例是互斥的。
[0015]术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。
[0016]如本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层或部件相对于其它层或部件的相对位置。例如，设置在一个层之上(上方)或之下(下方)的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。相似地，除非另外明确规定，否则设置在两个相邻特征之间的一个特征可以与相邻特征直接接触，或可以具有一个或多个中间特征。
[0017]本文中公开了利用具有非定向氮掺杂的栅极电介质来形成金属氧化物半导体(MOS)型(或金属绝缘体半导体)器件的II1-V半导体器件。尽管本文中将氮掺杂的栅极电介质描述为设置在非平面FET中，但是应该领会，如此描述的实施例也可以适用于采用与II1- V半导体表面连接的相似电介质材料的其它电容耦合器件设计(例如，MOS电容等)。此外，本文中所描述的技术和结构也可以适用于II1- V半导体表面的钝化，以便实现低泄漏等。
[0018]对于缺少良好质量的原生氧化物的II1- V半导体材料，本发明的实施例中的FET结构需要从顶部II1- V半导体表面到非原生高k栅极电介质的过渡。发明人已经发现，通过对接近高k栅极电介质与II1- V半导体的界面的栅极电介质进行氮掺杂，可以减少在该界面上存在的陷阱电荷量，以实现比其它情况下可能获得的栅极控制更好的栅极控制。在高度缩放的非平面FET实施例(例如，双栅极、三栅极、栅极全包围纳米线)中，已经利用共形的高k栅极电介质、高k栅极电介质与II1- V半导体的界面处的高k栅极电介质的共形氮掺杂、以及共形的金属栅极电极实现了良好的栅极控制。利用对接近所有栅控半导体表面的适当氮掺杂，界面陷阱密度在栅控半导体表面处均较低，并且在FET的后续处理期间减少了半导体表面的氧化。由于在这种非平面FET中的阴影表面的存在，所以非定向氮掺杂对于均匀地处理共形高k栅极电介质的所有半导体界面而言是有利的。在实施例中，金属栅极电极和栅极电介质界面的性质可以进一步受益于栅极电介质的氮掺杂。
[0019]图1A示出了根据本发明的实施例的II1- V族场效应晶体管(FET) 101的第一截面视图。FET 101形成在衬底100之上，衬底100由适合于半导体器件制造的任何材料组成。在一个实施例中，衬底102是由(单)结晶材料组成的体衬底，所述结晶材料可以包括但不限于:娃(例如，100硅)、锗、硅锗、碳化硅、蓝宝石、II1- V化合物半导体等。
[0020]设置在衬底100之上的是一个或多个半导体基极层105，例如但不限于假晶的、变质的、或实质上晶格匹配的缓冲层和/或过渡层，如在本领域中公知的。设置在一个或多个半导体基极层105之上的是底部器件层106。在示例性实施例中，为了载流子限制和/或减少器件泄漏，底部器件层106是具有比上覆沟道层107的带隙更宽的带隙的底部阻挡层。在其它实施例中，底部器件层106仅具有与沟道层107的成分足够不同的成分，以使得可以执行底部器件层的选择性蚀刻来充分暴露沟道层107的所有侧面(即，形成纳米线)。
[0021]在实施例中，底部器件层106和沟道层107 二者实质上均为单晶化合物半导体，去包括来自III族的元素(例如，硼、铝、镓或铟)和来自V族的元素(例如，磷、砷或者锑)。在示例性实施例中，沟道层107由例如但不限于InP、InAs, InSb或GaAs的二元化合物、例如但不限于InAsSb、InGaAs> InAlAs或AlGaAs的三元化合物、或例如但不限于InGaAsSb、InAlAsSb或InAlGaAs的四元化合物组成。在其它实施例中，底部器件层106可以是具有针对所需带隙和/或晶格间距的可能变化的构成比的这些相同化合物中的任何化合物。例如，在一个实施例中，底部器件层106具有与沟道层107不同的成分，以使器件层106具有较大的带隙，或者至少相对于沟道层107的带隙具有导带偏移。在某些这种实施例中，沟道层107与底部器件层106晶格匹配，并且在其它实施例中，沟道层107与底部器件层106晶格失配(例如，应变假晶外延层)。尽管图1A中未描绘，但是也可以存在由适合于将载流子限制在沟道层107内的II1- V材料组成的顶部半导体阻挡层，尽管不一定需要。
[0022]在实施例中，至少包括栅极电介质层和上覆栅极电极的栅极堆叠体共形包围非平面II1- V半导体沟道表面。如图1A中所示，栅极电介质层130和栅极电极120包围沟道层107的底部半导体表面，以使沟道层107形成在源极区112A与漏极区112B之间横跨一定距离的纳米线，源极区112A和漏极区112B分别通过接触金属化部135A、145A耦合到外部世界。沟道层17和底部器件层106的最大z厚度可以大不相同。对于某些实施例，沟道层107具有介于2nm与1nm之间的z厚度。底部器件层106通常可以较厚，以提供用于栅极堆叠体材料对沟道层107下方进行底部填充的空间。尽管底部器件层16被示出为足够厚以使栅极电介质层130和栅极电极120能够穿过底部器件层106中的孔洞，但是底部器件层具有小于回填的包围栅极电极的4nm到40nm的z高度的厚度的实施例也是可能的。例如，在存在多个不同的半导体材料层的情况下，可以蚀刻底部器件层106和下层的层以形成然后利用栅极堆叠体回填的孔洞。
[0023]尽管为清楚起见在图1A中仅示出了单个沟道层107，但是要注意，可以复制沟道层107以形成具有中间半导体沟道间隔层(例如，具有4nm-40nm的厚度)的两个或更多这种半导体沟道的垂直堆叠体，去除中间半导体沟道间隔层，以允许相邻沟道层之间的栅极电介质和栅极电极层的回填。要注意，在本文中以单个沟道纳米线为背景所提供的教导直接适用于这种堆叠的纳米线沟道FET实施例。
[0024]图1B示出了根据本发明的实施例的沿a-a’平面截取的图1A中所示的II1- V族FET的第二截面视图。如图所示，沟道层107形成具有顶表面107A、底表面107B、以及二者之间的侧壁表面107C的任意形状(例如，矩形、圆形等)的线。栅极电介质130共形包围沟道层107，形成与所有沟道层表面(例如，107A、107B