半导体器件及其制造方法
【专利说明】
[0001] 本申请要求于2013年11月13日在韩国知识产权局提交的第10-2013-0137625号 韩国专利申请的权益，出于所有目的，该韩国专利申请的全部公开内容通过引用包含于此。
技术领域
[0002] 下面的描述涉及一种被构造成在中等电压区有效操作的半导体器件和一种半导 体器件的制造方法。
【背景技术】
[0003] 正在开发各种技术来改善器件的抗热载流子性化ot Carrier Immunity,肥I)特 性，从而使在金属氧化物半导体场效应晶体管（M0SFET)的漏极周围产生的电场的强度降 低。
[0004] 参照图1，在基板10上形成栅极氧化物膜12和栅极导电膜11，通过W顷斜角注入 具有低惨杂浓度的惨杂剂来形成LDD区13。形成侧壁分隔件14,然后，通过注入高惨杂浓 度的N型惨杂剂来形成源极16和漏极15。
[0005] 在M0SFET结构中，对可形成的L孤区长度（Lo)具有一定的限制值。为了应用次 微米级器件，栅极长度可W等于或小于55皿，栅极导电膜的厚度应该等于或小于100皿。
[0006] 就厚度小于lOOnm的薄栅极导电膜而言，可形成的LDD区长度（Lo)具有一定的限 制值。如果W足W穿过栅极的较高的能量来实施离子注入，W形成侧向延伸的LDD区，则注 入的惨杂剂可能穿透至栅电极下方的半导体区中。结果，在栅极下方的沟道区处形成注入 的L孤区。如果该种情况出现，则晶体管不能用作M0S阳T。
[0007] 因此，对可用于W倾斜角注入离子的能量而言，技术越高端，存在的限制越多。从 而，在LDD区的长度（Lo)受到限制。
[0008] 此外，技术越高端，用于大规模集成的LDD分隔件的厚度减少得越多。为此，高惨 杂浓度的区域延伸至更远的沟道区，然后沟道区变小，使得电场增大。因此，当在LDD分隔 件变小时，loff和Isub. max变高。
[0009] 此外，如果LDD区的长度（Lo)不足，则电场集中在漏极区，因此，体电流化ulk current)变大。因此，抗热载流子（HCI)特性劣化。技术越高端，上述问题变得越激化。用 于驱动器1C的AMP的M0SFET在栅电压低时需要使漏电压-漏电流特性平坦，W匹配晶体 管之间的特性。但是，如果体电流因Lo不足而增大，则漏电流显著增大。因此，不能保持平 坦，并且所谓的骤回（snapback)因此而增大。最终，放大器电路的偏移特性劣化，从而不能 实现驱动器1C的生产。
[0010] 由于高端技术中的该样的限制，具有高的体电流M0S阳T结构不适于用来生产用 于驱动在智能手机等中应用的AM0LED的驱动器1C所需的晶体管器件。
[0011] 目P，为了驱动用于诸如智能手机、LED TV、PC监视器和笔记本电脑的显示设备的 AM0LED，需要稳定地操作的M0SFET。该里，装置所需要的特性为；1)大规模集成的可能性， 2)高驱动电流，3)小的泄漏电流，4)为了使骤回小而具有低的体电流，W适用于驱动器1C 的AMP, 5)热载流子干扰（肥I)的高可靠性。
[0012] 然而，如上所解释的，技术越高端，对M0SFET结构中可形成的L孤区的长度的限制 因素越多。另外，由于小分隔件，所W电场增大。
【发明内容】
[0013] 提供本
【发明内容】
，从而W简化的形式介绍下面在【具体实施方式】中进一步描述的选 择的要点。本
【发明内容】
并不意图确定要求保护的主题的关键特征或必要特征，也不意图用 于帮助确定要求保护的主题的范围。
[0014] 在一个总体方面中，一种半导体器件包括；基板，包括阱区；具有栅极长度的栅电 极，设置在阱区上；第一漂移区，与栅电极叠置叠置长度；W及第二漂移区，与栅电极叠置 叠置长度。
[0015] 所述半导体器件还包括；源区和漏区，位于阱区中，其中，第一漂移区可W被设置 成靠近于源区，第二漂移区可W被设置成靠近于漏区；W及所述叠置长度可W为栅极长度 的5%至25%。
[0016] 传递至半导体器件的栅极和漏极的电压的范围可W为6V至9V。
[0017] 第一漂移区和第二漂移区可W具有0. 5X IQiScnT3至5X IQiScnT3的惨杂浓度范围。
[0018] 第一漂移区和第二漂移区中的每个的深度可W等于或小于0. 4 ym。
[0019] 第一漂移区和第二漂移区的低惨杂浓度可W随着第一漂移区和第二漂移区更靠 近基板的表面而增大，随着第一漂移区和第二漂移区距离基板的表面的更远而减小。
[0020] 半导体器件可W被构造成用于显示器驱动器的通道放大器或解码器。
[0021] 半导体器件的一个或更多个特性可W包括阔值电压（vth)、漏区-源区之间的击 穿电压炬VDss)、基板空穴泄漏电流的最大值（Isub. max)和在漏极侧产生的电场中的任何 一个或组合，半导体器件可W被构造成满足所述一个或更多个特性中的至少一个。
[002引 I sub. max可W等于或小于3 X 1(T5A/ y m，在漏极侧产生的电场可W等于或小于 3.5MV/cm，漏区-源区之间的击穿电压炬VDss)可W等于或大于10V，或者栅极的厚度可W 为50皿至150皿；W及所述叠置长度可W为0. 05 y m至0. 23 y m。
[0023] 低惨杂浓度的第二漂移区的惨杂浓度可W从基板的表面到与第一导电型阱接触 的结区减小一个或更多个数量级。
[0024] 在另一总体方面中，一种半导体器件包括；基板；栅电极，包括栅极长度；W及漂 移区，与栅电极叠置。
[0025] 所述半导体器件还可W包括；阱区，位于基板中；W及漏区和源区，位于阱区中， 其中，漂移区包括被设置成靠近于漏区的第一漂移区和被设置成靠近于源区的第二漂移 区。
[0026] 基板空穴泄漏电流的最大值（Isub. max)可W等于或小于3 X l(T5A/y m，在漏极侧 产生的电场可W等于或小于3.5MV/cm，漏区-源区之间的击穿电压炬VDss)可W等于或大 于10V，或者栅极的厚度为50皿至150皿。
[0027] 漂移区可W与栅电极叠置0. 05 y m至0. 23 y m的长度。
[0028] 在另一总体方面中，一种制造半导体器件的方法包括；在基板中形成阱区；在阱 区中注入导电型惨杂剂W形成漂移区；W及在阱区上形成栅极W与漂移区部分叠置。
[0029] 在阱区上形成栅极的步骤还可W包括形成栅极W与漂移区叠置栅极的长度的5% 至25 %的叠置长度。
[0030] 其他特征和方面将通过【具体实施方式】、附图W及权利要求而清楚。
【附图说明】
[0031] 图1是示出根据现有技术的半导体器件的示图。
[0032] 图2是示出漂移漏值rift Drain,孤)-M0S阳T半导体器件的示图。
[0033] 图3是示出在形成栅极之前形成低惨杂浓度的漂移区的DD-M0SFET的示例的示 图。
[0034] 图4是示出在形成栅极之后形成低惨杂浓度的漂移区的LDD-M0SFET的示例的示 图。
[00巧]图5、图6、图7、图8和图9是示出半导体器件的制造方法的示例的示图。
[0036] 图10、图11和图12是示出半导体器件的制造方法的示例的示图。
[0037] 图13是示出用于解释低惨杂浓度的漂移区和栅极叠置的比例与电场的集中现象 之间的相互关系的示例的示图。
[0038] 图14是示出比较栅极长度与阔值电压之间的关系的方式的示例的示图。
[0039] 图15是示出比较栅电压与基板泄漏电流之间的关系的方式的示例的示图。
[0040] 图16是示出漏电压与漏电流之间的关系的示例的示图。
[0041] 图17是示出根据低惨杂浓度的漂移区与栅极叠置的区域的长度（Lo)，栅电压与 Isub. max之间的相互关系的示例的示图。
[0042] 图18是示出满足所有Vth特性、BVDss特性、Isub. max特性的优选Lo部分的示例 的示图。
[0043] 图19是示出根据Lo和低惨杂浓度的漂移区的惨杂浓度，栅电压与基板泄漏电流 之间的关系的示例的示图。
[0044] 图20是示出根据关于低惨杂浓度的漂移区和阱的惨杂浓度分布的结深度的示例 的示图。
[0045] 除非另外描述或提出，否则在整个附图和详细描述中，相同的附图标号将被理解 为指示相同的元件、特征和结构。附图可W不是按比例绘制的，并且为了清晰、说明和便利 起见，可W夸大附图中元件的相对尺寸、比例和对元件的描绘。
【具体实施方式】
[0046] 提供下面详细的描述W有助于读者获得对该里描述的方法、设备和/或系统的全 面理解。然而，对于本领域普通技术人员来讲，该里描述的系统、设备和/或方法的各种改 变、修改和等同物将是清楚的。描述的工艺步骤和/或操作的进程是示例；然而，工艺步骤 和/或操作的顺序不限于该里阐述的顺序，并且除了必须W-定顺序发生的步骤和/或操 作W外，可W如本领域所知地改变。另外，为了增加清楚性和简明性，可W省略对于本领域 普通技术人员来说公知的功能和构造的描述。
[0047] 该里描述的特征可不同的形式来实施，并且将不被解释为局限于该里描述的 示例。相反，已经提供了该里描述的示例，使得该公开将是彻底的和完全的，并且该公开将 向本领域普通技术人员传达本公开的全部范围。
[0048] 将参照图2