一种无结型多掺杂场效应晶体管的制作方法
【技术领域】
[0001]本发明属于半导体器件制造领域，具体涉及一种无结型多掺杂场效应晶体管。
【背景技术】
[0002]随着半导体技术的不断发展，半导体器件的尺寸不断缩小，驱动电流等性能不断提升，功耗不断降低，同时也面临越来越严重的短沟效应，越来越复杂的半导体制造工艺以及较高的生产成本。
[0003]抑制短沟效应的一种有效方法就是增强栅控能力，双栅、三栅、圆柱环栅等栅结构被不断提出，相比传统的单栅结构器件，多栅结构器件能够在多个方向控制沟道，栅控能力显著增强，所以能够有效的提升器件的短沟性能。
[0004]当器件沟道长度进入深纳米尺度以后，传统反型沟道器件的源漏突变PN结的掺杂浓度需要在几纳米之内变化几个数量级，实现这种大浓度梯度对于掺杂技术和热裕量设计都会带来很大的困难，并且这些复杂工艺的制造成本很高，影响半导体器件的批量化生产。此外，突变PN结空间电荷区的极限尺寸是纳米量级的，所以突变PN结的存在从物理本质上限定了沟道长度的进一步缩小。为了克服这些困难，源漏区和沟道区掺杂类型和浓度一致的无结型场效应晶体管被提出。由于源漏区和沟道区交界处不存在浓度梯度，器件沟道尺寸进入深纳米以后仍能正常工作，并且制造工艺实现简单，生产成本降低。
[0005]常规无结晶体管衬底材料为硅或SOI，衬底上面是硅等半导体材料形成的源区、漏区和沟道区，源区、漏区分别位于沟道区的两侧，源区、漏区和沟道区的掺杂类型和掺杂浓度都一样。对于P型掺杂无结晶体管，掺杂杂质一般为硼等杂质，典型的掺杂浓度为l*1019cm_3至l*102°cm_3。沟道上面覆盖有栅介质层，栅介质层上面覆盖有栅电极层。
[0006]对于常规无结晶体管，源区、漏区和沟道区掺杂类型和浓度都是一样的，如果掺杂浓度较高，器件的短沟性能会迅速下降；如果掺杂浓度较低，源漏电阻迅速增大造成驱动电流下降。所以，在单一掺杂浓度下，器件性能不能达到理想的状态。
【发明内容】
[0007]本发明的目的旨在解决上述问题，提出一种无结型多掺杂场效应晶体管，适用于制造极短沟道晶体管，能够有效抑制器件短沟效应，提高器件的驱动能力，降低器件对于工艺浮动的敏感性。本器件形成方法与常规CMOS工艺兼容，制造工艺简单，生产成本低。
[0008]本发明提出的无结型多掺杂场效应晶体管包括:衬底、源区、沟道区、漏区、栅介质层、栅电极层:所述衬底位于结构最下面，所述源区、沟道区、漏区位于衬底之上；所述源区和漏区分别形成于沟道区两侧；所述源区和漏区结构相同，并与沟道区中心对称；所述源区、沟道区、漏区厚度均匀一致；所述源区、沟道区、漏区为硅材料；所述源区和漏区掺杂类型和浓度相同；所述沟道区的掺杂类型与源区和漏区相同；其特征在于；所述沟道区的掺杂浓度与源区和漏区不相同；还包括形成于栅介质层和栅电极层侧面的间隔区。
[0009]所述沟道区的掺杂浓度在5*1016cnT3至5*10 17CnT3之间。
[0010]所述源区和漏区的掺杂浓度为沟道区掺杂浓度的100倍，在5*1018cm_3至5*1019cm_3 之间。
[0011]所述栅介质层覆盖在整个沟道区的外表面；所述栅介质层为高k氧化铪材料介质层；
[0012]所述栅介质层厚度为I纳米。
[0013]所述栅电极层覆盖在整个栅介质层的外表面；所述栅电极层为氮化钛材料；所述栅电极层功函数为4.6电子伏特。
[0014]所述间隔区为氮化硅材料。
[0015]本发明的特点及有益效果:
[0016]本发明提出的无结型多掺杂场效应晶体管，与常规无结晶体管最主要的区别是采用了多掺杂，即沟道区和源区、漏区采用不同的掺杂浓度，并且为了实现多掺杂需要增加隔离区。沟道区掺杂浓度与源区和漏区不同，可以根据性能需要分别进行独立调整。降低沟道区掺杂浓度，能够大幅提升器件的短沟性能，特别是降低阈值电压滚降和漏致势皇降低，减小器件亚阈值摆幅，降低器件对于工艺浮动的敏感性；增大源区和漏区的掺杂浓度，能够有效减小器件的源漏电阻，进而大幅提升器件的驱动能力。由于沟道区掺杂类型与源区和漏区一致，沟道与源漏之间不存在突变PN结，所以本发明提出的无结型多掺杂场效应晶体管依然保持了工艺简单的特点，生产成本较低，沟道长度进入深纳米尺度以后晶体管仍然可以工作。本发明提出的无结型多掺杂场效应晶体管栅介质层采用高k氧化铪材料，可以在保持介质层物理厚度不变的情况下，获得更小的等效介电厚度，可以有效提升晶体管的短沟性能。本发明提出的无结型多掺杂场效应晶体管为下一代极小尺寸、高性能器件批量化生产和应用提供了一种有效的方案。
【附图说明】
[0017]图1本发明提出的实施例无结型多掺杂三栅场效应晶体管的三维结构示意图。
[0018]图2本发明提出的实施例无结型多掺杂三栅场效应晶体管的XY截面示意图。
[0019]图3为实施例晶体管与常规晶体管在不同沟道长度下阈值电压滚降的对比。
[0020]图4为实施例晶体管与常规晶体管在不同沟道长度下漏致势皇降低的对比。
[0021]图5为实施例晶体管与常规晶体管在不同沟道长度下亚阈值摆幅的对比。
[0022]图6为实施例晶体管与常规晶体管阈值电压对沟道宽度敏感性的对比。
[0023]图7为实施例晶体管与常规晶体管漏致势皇降低对沟道宽度敏感性的对比。
[0024]图8为实施例晶体管与常规晶体管亚阈值摆幅对沟道宽度敏感性的对比。
【具体实施方式】
[0025]下面结合附图，并通过具体的实施例对本发明进行进一步的详细说明。
[0026]本发明提出的无结型多掺杂场效应晶体管的一个实施例的三维结构示意图如图1所示，实施例中晶体管具有三栅结构。为描述方便，根据坐标轴定义方向:x轴负方向为“上”，X轴正方向为“下”，Y轴负方向为“前”，Y轴正方向为“后”，Z轴负方向为“左”，Z轴正方向为“右”。实施例最下部是衬底101 ;衬底之上从前往后依次是源区102、沟道区、漏区105，沟道区沿X方向的长度称为沟道厚度，沟道区沿Y方向的长度称为沟道长度，沟道区沿Z方向的长度称为沟道宽度，整个沟道区被其外侧的栅介质层103所覆盖，故图1中未显示沟道区；覆盖在栅介质层外侧的是栅电极层104 ;为了示图清晰，间隔区未在图1中显示。
[0027]图2所示为图1中实施例在XY平面内的截面示意图，截面位置在沟道宽度的中心处。图2最下部是衬底201 ;衬底之上分别是源区202、沟道区206、漏区205 ;沟道区上面是栅介质层203 ;栅介质层上面是栅电极层204 ;栅介质层和栅电极层两侧分别是间隔区207和间隔区208。
[0028]本实施例的各组成的具体参数进一步说明如下:
[0029]衬底201为绝缘衬底上的硅(SOI)，其中二氧化硅绝缘层厚度为0.3um。
[0030]源区202和漏区205都是高掺杂硅材料，掺杂类型为P型，掺杂杂质为硼，掺杂浓度为l*1019cm_3。沟道区206是低掺杂硅材料，掺杂类型为P型，掺杂杂质为硼，掺杂浓度为l*1017cnT3。源区202、漏区205、沟道区206均为立方体，厚度均为10nm，宽度均为1nmjjg区202和漏区205长度为30nm，沟道区206长度为20nm。
[0031]栅介质层203是氧化铪材料，其