覆盖在沟道区三个外侧面上，厚度为lnm。
[0032]栅电极层204为氮化钛材料，其覆盖在栅介质层外面，功函数为4.6电子伏特。
[0033]间隔区207和208为氮化硅材料，其形成于栅介质层203和栅电极层204两侧，分别覆盖源区202和漏区205的一部分，覆盖长度为4nm。间隔区的作用主要是用于源区和漏区的掺杂杂质注入，形成源区、漏区的高掺杂。
[0034]本实施例与常规CMOS工艺技术兼容，可用常规工艺实现。
[0035]以上实施例的参数和性能都是基于TCAD软件仿真得到。
[0036]本实施例与已有器件的性能对比说明如下:
[0037]作为对比晶体管，常规无结晶体管的衬底为S0I，衬底上面的沟道区、源区、漏区掺杂类型均为P型，掺杂材料为硼，掺杂浓度均为l*1019cnr3，沟道区外侧被栅介质层氧化铪完全覆盖，栅介质层外侧被栅电极层氮化钛完全覆盖。本实施例与常规无结晶体管最主要的区别是采用了多掺杂，即沟道区和源区、漏区采用不同的掺杂浓度，并且为了实现多掺杂需要增加隔离区。
[0038]在保持实施例和对比晶体管关态电流一致的前提下，实施例晶体管开态电流为
0.45晕安，对比晶体管开态电流为0.46晕安，两个器件的驱动能力相同。
[0039]本实施例中的晶体管沟道区和源区、漏区掺杂类型一样，其为积累型器件。当源区和漏区掺杂浓度不变，沟道区掺杂浓度减小时，器件抑制短沟效应的性能大幅提高，亚阈值摆幅减小；通过选择合适的间隔区长度，可使驱动能力基本不变。当沟道区掺杂浓度不变，源区和漏区掺杂浓度增大时，器件源漏电阻减小，驱动能力提高，抑制短沟效应的性能略微降低。综上所述，通过减小晶体管沟道区的掺杂浓度，增大源区和漏区的掺杂浓度，可以在保持驱动能力基本不变的情况下，大幅提高器件抑制短沟效应的性能，减小器件的亚阈值摆幅。当晶体管源区和漏区的掺杂浓度为沟道区掺杂浓度的100倍时，可以实现上述目标。
[0040]图3所示为两个晶体管阈值电压滚降的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。在各种沟道长度下，实施例晶体管阈值电压滚降都小于对比晶体管，并且随着沟道长度减小，两者差距越来越大，特别在极短的8nm沟道长度下，实施例晶体管阈值电压滚降为-0.023伏，只有对比晶体管的25%。所以实施例晶体管抑制短沟效应的能力明显大于对比晶体管。
[0041]图4所示为两个晶体管漏致势皇降低的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。实施例晶体管在各个沟道长度下漏致势皇降低都小于对比晶体管，并且随着沟道长度减小，两者差距越来越大。特别在极短的8nm沟道长度下，实施例晶体管漏致势皇降低为-65.7毫伏/伏，而对比晶体管的漏致势皇降低为-123毫伏/伏。所以实施例晶体管抑制短沟效应的能力明显大于对比晶体管。
[0042]图5所示为两个晶体管亚阈值摆幅的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。实施例晶体管在各个沟道长度下亚阈值摆幅都比对比晶体管小4?5毫伏/十倍，所以实施例晶体管能够提供更好的亚阈值性能。
[0043]晶体管性能对工艺浮动的敏感性是晶体管稳定性的一个重要指标，小尺寸三栅晶体管制造过程中，器件沟道宽度的浮动比较大，所以器件性能对沟道宽度的敏感性需要重点关注。
[0044]图6所示为实施例晶体管与对比晶体管的阈值电压对沟道宽度敏感性的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。实施例晶体管在各个沟道宽度下阈值电压变化都小于对比晶体管，并且随着沟道宽度增大，两者差距越来越大。在15nm沟道宽度下，实施例晶体管阈值电压变化为-0.08伏，而对比晶体管的阈值电压变化为-0.26伏。
[0045]图7所示为实施例晶体管与对比晶体管的漏致势皇降低对沟道宽度敏感性的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。实施例晶体管在各个沟道宽度下漏致势皇降低都小于对比晶体管，并且随着沟道宽度增大，两者差距越来越大。在15nm沟道宽度下，实施例晶体管漏致势皇降低为-26.4毫伏/伏，而对比晶体管的漏致势皇降低为-81.4毫伏/伏。
[0046]图8所示为实施例晶体管与对比晶体管的亚阈值摆幅对沟道宽度敏感性的对比，方形标志代表实施例晶体管，圆形标志代表对比晶体管。实施例晶体管在各个沟道宽度下亚阈值摆幅都小于对比晶体管。在15nm沟道宽度下，实施例晶体管亚阈值摆幅为-70.5毫伏/十倍，而对比晶体管的亚阈值摆幅为-78.3毫伏/十倍。
[0047]综上可得，实施例晶体管抑制短沟效应的能力明显大于对比晶体管，同时对沟道宽度敏感性大幅下降，所以实施例晶体管具有更好的性能和稳定性，适用于制造极短沟道器件。
【主权项】
1.一种无结型多掺杂场效应晶体管，包括:衬底、源区、沟道区、漏区、栅介质层、栅电极层:所述衬底位于结构最下面，所述源区、沟道区、漏区位于衬底之上；所述源区和漏区分别形成于沟道区两侧；所述源区和漏区结构相同，并与沟道区中心对称；所述源区、沟道区、漏区厚度均匀一致；所述源区、沟道区、漏区为硅材料；所述源区和漏区掺杂类型和浓度相同；所述沟道区的掺杂类型与源区和漏区相同；其特征在于；所述沟道区的掺杂浓度与源区和漏区不相同；还包括形成于栅介质层和栅电极层侧面的间隔区。
2.如权利要求1所述的一种无结型多掺杂场效应晶体管，其特征在于，所述沟道区的掺杂浓度在5*1016cnT3至5*10 17CnT3之间。
3.如权利要求1所述的一种无结型多掺杂场效应晶体管，其特征在于，所述源区和漏区的掺杂浓度相同，在5*1018cnT3至5*10 19CnT3之间。
4.如权利要求1所述的一种无结型多掺杂场效应晶体管，其特征在于，所述栅介质层覆盖在整个沟道区的外表面；所述栅介质层为高k氧化铪材料介质层。
5.如权利要求4所述的一种无结型多掺杂场效应晶体管，其特征在于，所述栅介质层厚度为I纳米。
6.如权利要求1所述的一种无结型多掺杂场效应晶体管，其特征在于，所述栅电极层覆盖在整个栅介质层的外表面；所述栅电极层为氮化钛材料；所述栅电极层功函数为4.6电子伏特。
7.如权利要求1所述的一种无结型多掺杂场效应晶体管，其特征在于，所述间隔区为氮化娃材料。
【专利摘要】本发明涉及一种无结型多掺杂场效应晶体管，属于半导体器件制造领域，该晶体管包括：衬底、源区、沟道区、漏区、栅介质层、栅电极层：所述衬底位于结构最下面，所述源区、沟道区、漏区位于衬底之上；所述源区和漏区分别形成于沟道区两侧；所述源区、沟道区、漏区厚度均匀一致；所述源区和漏区掺杂类型和浓度相同；所述沟道区的掺杂类型与源区和漏区相同；其特征在于；所述沟道区的掺杂浓度与源区和漏区不相同；还包括形成于栅介质层和栅电极层侧面的间隔区。本发明适用于制造极短沟道晶体管，能够有效抑制器件短沟效应，提高器件的驱动能力，降低器件对于工艺浮动的敏感性。本器件形成方法与常规CMOS工艺兼容，制造工艺简单，生产成本低。
【IPC分类】H01L29-78, H01L29-36
【公开号】CN104638014
【申请号】CN201510070234
【发明人】叶佐昌, 郭泽邦, 王燕
【申请人】清华大学
【公开日】2015年5月20日
【申请日】2015年2月10日