半导体器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。
【背景技术】
[0002]随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大半导体器件的驱动电流，提高器件的性能。
[0003]现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以此极大地提高半导体器件的性能。
[0004]目前，采用嵌入式锗硅(Embedded SiGe)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区；形成所述锗硅材料是为了引入娃和锗娃(SiGe)之间晶格失配形成的压应力(Compressive Stress),以提高PMOS器件的性能；采用嵌入式碳硅(Embedded SiC)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS半导体器件的源区和漏区，形成所述碳硅材料是为了引入娃和碳娃(SiC)之间晶格失配形成的拉应力(Tensile Stress),以提高NMOS器件的性倉泛。
[0005]但是在实际应用中发现，现有技术形成的半导体器件的载流子迁移率提高的程度有限，不足以满足提高半导体器件的运行速度的需求，且存在漏极感应势垒降低和漏电流等问题。
【发明内容】
[0006]本发明解决的问题是提供一种半导体器件的形成方法，提高半导体器件沟道区载流子迁移率，提高半导体器件的运行速度，优化半导体器件的电学性能。
[0007]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供半导体衬底，所述半导体衬底表面形成有伪栅极结构；刻蚀所述伪栅极结构两侧的半导体衬底，形成第一凹槽；形成填充满所述第一凹槽的第一应力层；刻蚀去除所述伪栅极结构、以及位于伪栅极结构底部的部分厚度的半导体衬底，在所述半导体衬底内形成第二凹槽；形成填充所述第二凹槽的第二应力层，所述第二应力层与第一应力层的应力类型相反，所述第二应力层顶部低于半导体衬底表面；形成填充满所述第二凹槽的本征材料层，所述本征材料层位于第二应力层表面；在所述本征材料层表面形成栅极结构，所述栅极结构包括位于所述本征材料层表面的栅介质层、以及位于栅介质层表面的栅导电层。
[0008]可选的，所述第一凹槽的形状为U形或方形，所述第二凹槽的形状为sigma形。
[0009]可选的，所述第二凹槽的形成步骤包括:在所述伪栅极结构两侧的半导体衬底表面形成掩膜层；以所述掩膜层为掩膜，采用干法刻蚀工艺刻蚀去除所述伪栅极结构、以及位于伪栅极结构底部的部分厚度的半导体衬底，在所述半导体衬底内形成预凹槽；采用湿法刻蚀工艺沿所述预凹槽继续刻蚀半导体衬底，在半导体衬底内形成第二凹槽。
[0010]可选的，所述第一应力层的材料为SiC或SiCP，所述第二应力层的材料为SiGe。
[0011]可选的，所述第二应力层的形成步骤包括:采用选择性外延工艺形成硅层；对所述硅层进行锗掺杂，形成第二应力层。
[0012]可选的，第一凹槽的形状为sigma形，第二凹槽的形状为U形或方形。
[0013]可选的，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层的材料为SiC。
[0014]可选的，所述第二应力层的形成步骤包括:采用选择性外延工艺形成硅层；对所述硅层进行碳掺杂，形成第二应力层。
[0015]可选的，采用选择性外延工艺形成所述第一应力层和第二应力层。
[0016]可选的，所述第一应力层或第二应力层的材料为SiGe时，选择性外延工艺的工艺参数为:反应气体包括硅源气体、锗源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，锗源气体为GeH4,其中，娃源气体流量为5sccm至500sccm,锗源气体流量为5sccm至500sccm,HCl气体流量为Isccm至300sccm，H2流量为100sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。
[0017]可选的，所述第一应力层或第二应力层的材料为SiC时，选择性外延工艺的工艺参数为:反应气体包括硅源气体、碳源气体、HCl和H2，硅源气体为SiH4、SiH2Cl2或Si2H6，碳源气体为CH4或C2H6，其中，硅源气体流量为5sccm至500sccm，碳源气体流量为5sccm至500sccm, HCl流量为Isccm至300sccm，H2流量为100sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为600度至850度。
[0018]可选的，在形成本征材料层之前，对第二应力层进行掺杂，调整阈值电压。
[0019]可选的，采用选择性外延工艺形成所述本征材料层。
[0020]可选的，所述本征材料层的材料为锗或硅。
[0021]可选的，所述选择性外延工艺的工艺参数为:反应气体包括硅源气体、HjPHCl，硅源气体为SiH4或SiH2Cl2，其中，硅源气体流量为Isccm至lOOOsccm，HCl流量为Isccm至100sccm, H2流量为10sccm至50000sccm，反应腔室温度为400度至800度，腔室压强为I托至500托。
[0022]本发明还提供一种半导体器件，包括:半导体衬底；位于所述体衬底内的第一凹槽；填充满所述第一凹槽的第一应力层；位于相邻第一凹槽之间的半导体衬底内的第二凹槽；填充所述第二凹槽的第二应力层，所述第二应力层顶部低于半导体衬底表面，且所述第二应力层与第一应力层的应力类型相反；填充满所述第二凹槽的本征材料层，所述本征材料层位于第二应力层表面；位于本征材料层表面的栅极结构，所述栅极结构包括位于所述本征材料层表面的栅介质层、以及位于栅介质层表面的栅导电层。
[0023]可选的，所述第一凹槽的形状为U形或方形，所述第二凹槽的形状为sigma形。
[0024]可选的，所述第一应力层的材料为SiC或SiCP，所述第二应力层的材料为SiGe。
[0025]可选的，所述第一凹槽的形状为sigma形，所述第二凹槽的形状为U形或方形。
[0026]可选的，所述第一应力层的材料为SiGe或SiGeB，所述第二应力层的材料为SiC。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]在栅极结构两侧的半导体衬底内形成第一应力层，所述第一应力层向沟道区施加应力作用；在栅极结构下方的半导体衬底内形成第二应力层，且所述第二应力层与第一应力层的应力类型相反。当形成的半导体器件为NMOS晶体管时，所述第一应力层向沟道区施加拉应力，第二应力层向第一应力层施加压应力层，根据作用力与反作用力的关系，相应的，第一应力层向沟道区施加的拉应力得到增加，使得半导体器件沟道区的载流子迁移率增加，从而提高半导体器件的运行速度。
[0029]进一步，在形成第二应力层之后，对所述第二应力层进行掺杂，改善半导体器件的阈值电压，改善半导体器件的电学性能。并且本发明在第二应力层表面形成本征材料层，载流子在本征材料层中的迁移率大于在第二应力层中的迁移率，并且，载流子在本征材料层和栅介质层之间的界面处的散射弱，散射与载流子迁移率成反比，因此本实施例在第二应力层表面形成本征材料层，能够进一步增加沟道区载流子迁移率，从而进一步增加半导体器件的运行速度。
[0030]更进一步，在形成第二应力层之后进行掺杂，调节阈值电压，然后形成本征材料层；相对于现有技术中的对半导体衬底表面进行离子注入改善阈值电压的方法而言，本发明改善了半导体器件的短沟道效应。
[0031]本发明的技术方案还提供一种半导体器件，在栅极结构两侧的半导体衬底内形成第一应力层，在栅极结构下方的半导体衬底内形成第二应力层，且第二应力层与第一应力层的应力类型相反；当第一应力层向沟道区施加压应力时，第二应力层向第一应力层施加拉伸应力，使得第一应力层向沟道区的压应力增强；当第一应力层向沟道区施加拉应力时，第二应力层向第一应力层施加压缩应力，使得第一应力层向沟道区施加的拉应力增强；本发明提高了施加在沟道区的应力，从而增加了沟道区载流子迁移率，提高半导体器件的运行速率。
[0032]同时，在第二应力层表面形成本征材料层，载流子在本征材料层和栅介质层的界面处散射能力