一种薄膜晶体管及其制备方法和应用
【技术领域】
[0001] 本发明涉及半导体技术领域，具体涉及一种薄膜晶体管及其制备方法以及在显示 设备中的应用。
【背景技术】
[0002] 薄膜晶体管(英文全称Thin Film Transistor,简称TFT)在显示技术领域有着广 泛的应用，现有技术中底栅型薄膜晶体管，如图1所示，包括依次堆叠设置的栅极层1、第一 绝缘层2、半导体层3、第二绝缘层4,以及分别通过设置在层间绝缘层4中的通孔与所述半 导层3两侧的源区和漏区接触连接的源极51和漏极52。
[0003] 低温多晶娃(英文全称为：Low Temperature Poly-Silicon,简称LTPS)的电子迁 移率高，用作半导体层3的材料，不但可以提高显示器件的响应速度，还可以使薄膜电路做 得更小更薄，功耗更低，提高显示器件的开口率，在现有的显示器件中得到了广泛使用。但 是，由于LTPS的退火工艺成本很高，无论是生产过程、生产线的维修维护，还是生产线的升 级换代，都不能轻易实现；而且，随着人们对大尺寸显示器件需要的增加，大尺寸的LTPS的 均一性和稳定性也受到了考验，因此，现有技术中的LTPS仍局限于在小尺寸显示器件中的 应用。
[0004] 为了解决LTPS制作成本高、无法大尺寸化的问题，研发人员找到一类新的半导体 材料-金属氧化物半导体，如IGZO (英文全称为Indium Gallium Zinc Oxide,译为铟镓 锌氧化物)、IZO (英文全称为Indium Zinc Oxide，译为氧化铟锌）等，其载流子迁移率是非 晶硅的20~30倍，可以大大提高TFT对像素电极的充放电速率，提高像素的响应速度，实 现更快的刷新率。更重要的是金属氧化物半导体TFT可以利用现有的非晶硅生产线生产， 在成本方面比LTPS更有竞争力。
[0005] 如图1所示，在底栅型金属氧化物薄膜晶体管中，由于源极51和漏极52与半导体 层3的接触区域在半导体层的上表面，而导电沟道在半导体层的下表面；薄膜晶体管工作 时，由于金属氧化物半导体材料的载流子迁移率高，易造成处于半导体层上表面的背沟道 区域提前开启，产生上通道电流31，从而造成漏电流的产生。工作时，同时产生上通道电流 31和下通道电流32,影响薄膜晶体管的性能(如图2所示)。另外，金属氧化物半导体层的 寄生电阻较大，源/漏电极层与半导体层3之间为肖特基接触，接触电阻较大，工作时接触 面会产生严重的电流拥挤效应，严重影响薄膜晶体管的电学性能，现有技术常采用增大源 区和漏区面积的方法减小源/漏电极层与半导体层的接触电阻，然而该方法会增大薄膜晶 体管的面积，在显示装置中使用直接导致开口率的下降。
【发明内容】
[0006] 为此，本发明所要解决的是现有底栅型金属氧化物薄膜晶体管漏电流大以及半导 体层与源/漏电极层接触电阻大的问题，提供一种能有效降低薄膜晶体管中漏电流以及半 导体层与源/漏电极层接触电阻的薄膜晶体管及其制备方法，以及在显示装置中的应用。
[0007] 为解决上述技术问题，本发明采用的技术方案如下：
[0008] 本发明所述的一种薄膜晶体管，包括：依次堆叠设置的栅极层、第一绝缘层、半导 体层以及源/漏电极层；
[0009] 所述半导体层包括金属氧化物半导体层以及形成在所述半导体层远离所述栅极 绝缘层的表面上的硅层，所述半导体层两端的源区和漏区对应的所述硅层掺杂有杂质离 子，所述杂质离子与所述金属氧化物半导体均为N型或均为P型；所述源/漏电极层中的源 极和漏极分别通过设置在所述第二绝缘层中的通孔与所述硅层两端的掺杂区域接触连接。 [0010] 所述半导体层上还设置有第二绝缘层，所述源/漏电极层中的源极和漏极分别通 过设置在所述第二绝缘层中的通孔与所述硅层两端的掺杂区域接触连接。
[0011] 所述硅层为非晶硅层。
[0012] 所述娃层的厚度为IOnm~50nm。
[0013] 所述杂质离子的掺杂浓度为IO14~IO16粒子/平方厘米（atoms/cm 2)。
[0014] 所述杂质离子为N离子、P离子、As离子、B离子、Ge离子、In离子中一种或多种 的组合。
[0015] 所述金属氧化物半导体包括IGZ0、ΙΖΟ、ΖΤΟ、A1-IZ0、N-IZO中的一种。
[0016] 本发明所述的薄膜晶体管的制备方法，包括如下步骤：
[0017] S1、在衬底上依次形成栅极层、第一绝缘层和金属氧化物半导体层；
[0018] S2、在金属氧化物半导体层上直接形成硅层；
[0019] S3、在硅层上直接形成第二绝缘层，并图案化，在第二绝缘层正对金属氧化物半导 体层两端的源区和漏区形成两个通孔，以暴露硅层的源区和漏区；
[0020] S4、以图案化后的第二绝缘层为掩膜，在硅层的源区和漏区注入与金属氧化物半 导体层极性相同的杂质离子，形成掺杂区域；
[0021] S5、在图案化后的第二绝缘层上直接形成源/漏电极层，并图案化，形成彼此分 离，分别与掺杂区域接触连接的源极和漏极。
[0022] 步骤S2还包括对所述硅层进行图案化的步骤，使得所述硅层仅覆盖所述半导体 层。
[0023] 本发明所述的一种平板显示装置，包括所述的薄膜晶体管。
[0024] 本发明的上述技术方案相比现有技术具有以下优点：
[0025] 1、本发明所述的一种薄膜晶体管，半导体层包括依次堆叠设置的金属氧化物半导 体层和硅层，硅层正对半导体两端源区和漏区的区域掺杂有杂质离子；所述薄膜晶体管工 作时，源极和漏极分别通过硅层中的掺杂区域与金属氧化物半导体层电连接，硅层中掺杂 区域之间的区域相当于背沟道层，由于硅层的载流子迁移率远低于金属氧化物半导体层的 载流子迁移率，电荷通过硅层中的掺杂区域直接进入金属氧化物半导体层中进行移动，极 大的减少了背沟道层中的电荷量，避免了背沟道区域提前开启，从而减少了薄膜晶体管的 漏电流。
[0026] 2、本发明所述的一种薄膜晶体管，半导体层包括依次堆叠设置的金属氧化物半导 体层和硅层，硅层正对半导体两端源区和漏区的区域掺杂有杂质离子，增大了掺杂区域的 导电性能；使得源/漏电极层与半导体层形成欧姆接触，有效降低了接触电阻，提高了薄膜 晶体管的电学性能。
[0027] 3、本发明所述的一种薄膜晶体管的制备方法，在金属氧化物半导体层上加设部分 掺杂的硅层就可以实现漏电流减少，以及有效降低源/漏电极层与半导体层接触电阻的目 的，工艺简单，易实现大规模生产。
【附图说明】
[0028] 为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合 附图，对本发明作进一步详细的说明，其中
[0029] 图1是现有技术中薄膜晶体管的结构示意图；
[0030] 图2是图1中薄膜晶体管的半导体层上下表面同时导电造成的异常电流曲线；
[0031] 图3a-3d是本发明所述薄膜晶体管在制备流程中的结构示意图。
[0032] 图中附图标记表示为：1-栅极层、2-第一绝缘层、3-半导体层、4-第二绝缘层、 51-源极、52-漏极、6-娃层、61-掺杂区域。
【具体实施方式】
[0033] 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方 式作进一步地详细描述。
[0034] 本发明可以以许多不同的形式实施，而不应该被理解为限于在此阐述的实施例。 相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明的构思充分传达给 本领域技术人员，本发明将仅由权利要求来限定。在附图中，为了清晰起见，会夸大层和区 域的尺寸和相对尺寸。应当理解的是，当元件例如层、区域或基板被称作"形成在"或"设置 在"另一元件"上"时，该元件可以直接设置在所述另一元件上，或者也可以存在中间元件。 相反，当元件被称作"直接形成在"或"直接设置在"另一元件上时，不存在中间元件。
[0035] 实施例
[0036] 本实施例提供一种薄膜晶体管，如图3d所示，包括依次堆叠设置的栅极层1、第一 绝缘层2、半导体层以及包括源极51和漏极52的源/漏电极层。
[0037] 所述半导体层包括金属氧化物半导体层3以及形成在所述半导体层远离所述栅 极绝缘层的表面上的硅层6,所述半导体层两端的源区和漏区对应的所述硅层掺杂有杂质 离子，所述杂质离子与所述金属氧化物半导体均为N型或均为P型。
[0038] 本实施例中，所述半导体层3上还设置有第二绝缘层4,所述源/漏电极