层中的源 极51和漏极52分别通过设置在所述第二绝缘层4中的通孔与所述硅层6两端的掺杂区域 接触连接。
[0039] 本实施例中所述硅层6优选为非晶硅层，作为本发明的其他实施例，所述硅层6还 可以为多晶硅层或单晶硅层。
[0040] 所述娃层6的厚度为IOnm~50nm，本实施例优选为20nm。
[0041] 所述杂质离子的掺杂浓度为1〇14~1〇16粒子/平方厘米（atoms/cm2)，所述杂质离 子为N离子、P离子、As离子、B离子、Ge离子、In离子中一种或多种的组合。本实施例中， 所述杂质离子优选为P+，掺杂浓度为1〇 15粒子/平方厘米。
[0042] 所述栅极层 1 选自但不限于 Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、 W和Cu中的一种或多种或合金材料形成的单层或多层材料，本实施例优选Mo/Al/Mo的叠层 结构；厚度可以为50nm~500nm，本实施例优选为50nm/250nm/50nm。
[0043] 所述第一绝缘层2选自但不限于SiOx层与51队层中的一层或多层的堆叠结构，本 实施例优选SiN层。
[0044] 所述金属氧化物半导体包括IGZO (铟镓锌氧化物)、IZO (氧化铟锌)、ΖΤ0 (氧化锌 氧化锡加合物)、Al-IZO (铝掺杂氧化铟锌)、N-IZO (氮掺杂氧化铟锌）中的一种，本实施例 优选为IGZO。
[0045] 所述第二绝缘层4为刻蚀阻挡层，选自但不限于SiOx层与SiNx层等无机绝缘材料 中的一层或多层的堆叠结构，本实施例优选SiO 2层。
[0046] 所述源/漏电极层选自但不限于Al、Ti、Mo、Ag、Cr或其合金中的一种或多种的组 合，本实施例中优选依次堆叠的Ti-Al-Ti三层结构，厚度为50nm/250nm/50nm，作为本发明 的其他实施例，所述源/漏电极层的厚度还可以为50nm~500nm，均可以实现本发明的目 的，属于本发明的保护范围。
[0047] 所述的薄膜晶体管的制备方法，包括如下步骤：
[0048] Sl、通过磁控溅射工艺在衬底上依次形成Mo/Al/Mo层，并通过光刻和刻蚀工艺形 成栅极层1 ;通过等离子增强化学气相沉积工艺在所述栅极层1上直接形成覆盖所述栅极 层1的第一绝缘层2 ;通过直流溅射工艺在所述第一绝缘层2上形成金属氧化物半导体层 3〇
[0049] 所述栅极层1、所述第一绝缘层2、所述金属氧化物半导体层3的制备方法不限于 此，作为本发明的其他实施例，还可以根据所述各层材料的选择进行工艺的选择。
[0050] S2、如图3a所示，通过等离子增强化学气相沉积工艺在所述金属氧化物半导体层 3上直接形成硅层6,并通过光刻和刻蚀工艺进行图案化，使得所述硅层6仅覆盖所述金属 氧化物半导体层3。
[0051] 作为本发明的其他实施例，所述硅层6还可以通过化学气相沉积、直流溅射、射频 溅射、反应溅射或磁控溅射等工艺形成，均可以实现本发明的目的，属于本发明的保护范 围。
[0052] S3、如图3b所示，通过磁控溅射工艺在所述硅层6上直接形成第二绝缘层4,并通 过光刻和刻蚀工艺图案化，在所述第二绝缘层4正对所述金属氧化物半导体层3两端的源 区和漏区形成两个通孔，以暴露所述硅层6的源区和漏区。
[0053] 所述第二绝缘层4的制备方法不限于此，作为本发明的其他实施例，还可以根据 所述各层材料的选择进行工艺的选择。
[0054] S4、如图3c所示，以图案化后的第二绝缘层4为掩膜，在所述硅层6的源区和漏区 注入与所述金属氧化物半导体层3极性相同的杂质离子，形成掺杂区域61 ;掺杂量为IO15 粒子/平方厘米，加速电压为15KeV。
[0055] 作为本发明的其他实施例，所述掺杂离子的种类和掺杂量可以根据器件的性能需 求进行选择，不限于本实施例。
[0056] S5、如图3d所示，通过磁控溅射工艺在图案化后的所述第二绝缘层4上直接形成 源/漏电极层，并图案化，形成彼此分离，分别与所述硅层6中的掺杂区域接触连接的源极 51和漏极52。
[0057] 所述第二绝缘层4的制备方法不限于此，作为本发明的其他实施例，还可以根据 所选材料进行工艺的选择。
[0058] 对比例1
[0059] 本对比例提供一种薄膜晶体管，具体结构和制备方法同实施例，不同的是：如图1 所示，所述半导体层中仅含有金属氧化物半导体层3。
[0060] 对比例2
[0061] 本对比例提供一种薄膜晶体管，具体结构和制备方法同实施例，不同的是：所述硅 层6不进行掺杂步骤，即不进行步骤S4。
[0062] 通过半导体器件分析仪(购自安捷伦科技有限公司）对实施例和对比例中的薄膜 晶体管进行载流子迁移率、导通电流、漏电流和阈值电压的测试，测试参数设置为栅极电压 为Vg=-IO~20V，施加的源极电压为Vd=O. 1和10V。其测试结果如下表所示：
[0063]
【主权项】
1. 一种薄膜晶体管，包括：依次堆叠设置的栅极层、第一绝缘层、半导体层以及源/漏 电极层； 其特征在于， 所述半导体层包括金属氧化物半导体层以及形成在所述半导体层远离所述栅极绝缘 层的表面上的硅层，所述半导体层两端的源区和漏区对应的所述硅层掺杂有杂质离子，所 述杂质离子与所述金属氧化物半导体均为N型或均为P型；所述源/漏电极层中的源极和 漏极分别与所述硅层两端的掺杂区域接触连接。
2. 根据权利要求1所述的薄膜晶体管，其特征在于，所述半导体层上还设置有第二绝 缘层，所述源/漏电极层中的源极和漏极分别通过设置在所述第二绝缘层中的通孔与所述 硅层两端的掺杂区域接触连接。
3. 根据权利要求1或2所述的薄膜晶体管，其特征在于，所述硅层为非晶硅层。
4. 根据权利要求3所述的薄膜晶体管，其特征在于，所述硅层的厚度为IOnm~50nm。
5. 根据权利要求4所述的薄膜晶体管，其特征在于，所述杂质离子的掺杂浓度为IO14~ IO16粒子/平方厘米（atoms/cm 2)。
6. 根据权利要求5所述的薄膜晶体管，其特征在于，所述杂质离子为N离子、P离子、As 离子、B离子、Ge离子、In离子中一种或多种的组合。
7. 根据权利要求1或2或4-6所述的薄膜晶体管，其特征在于，所述金属氧化物半导体 包括 IGZO、IZO、ZTO、A1-IZ0、N-IZO 中的一种。
8. -种权利要求2-7任一所述的薄膜晶体管的制备方法，其特征在于，包括如下步骤： 51、 在衬底上依次形成栅极层、第一绝缘层和金属氧化物半导体层； 52、 在金属氧化物半导体层上直接形成硅层； 53、 在硅层上直接形成第二绝缘层，并图案化，在第二绝缘层正对金属氧化物半导体层 两端的源区和漏区形成两个通孔，以暴露硅层的源区和漏区； 54、 以图案化后的第二绝缘层为掩膜，在硅层的源区和漏区注入与金属氧化物半导体 层极性相同的杂质离子，形成掺杂区域； 55、 在图案化后的第二绝缘层上直接形成源/漏电极层，并图案化，形成彼此分离，分 别与掺杂区域接触连接的源极和漏极。
9. 根据权利要求8所述的薄膜晶体管的制备方法，其特征在于，步骤S2还包括对所述 硅层进行图案化的步骤，使得所述硅层仅覆盖所述半导体层。
10. -种平板显示装置，其特征在于，包括权利要求1-7任一所述的薄膜晶体管。
【专利摘要】本发明所述的一种薄膜晶体管，半导体层包括依次堆叠设置的金属氧化物半导体层和硅层，硅层正对半导体两端源区和漏区的区域掺杂有杂质离子；薄膜晶体管工作时，硅层的载流子迁移率远低于金属氧化物半导体层的载流子迁移率，电荷通过硅层中的掺杂区域直接进入金属氧化物半导体层中进行移动，极大的减少了背沟道层中的电荷量，避免了背沟道区域提前开启，从而减少了薄膜晶体管的漏电流。而且，硅层的掺杂区域的导电性能好，有效降低了源/漏电极层和半导体层的接触电阻，提高了薄膜晶体管的电学性能。同时，本发明所述的一种薄膜晶体管的制备方法，工艺简单，易实现大规模生产。
【IPC分类】H01L21-336, H01L29-786, H01L29-06
【公开号】CN104752517
【申请号】CN201310749962
【发明人】单奇, 柳冬冬
【申请人】昆山工研院新型平板显示技术中心有限公司, 昆山国显光电有限公司
【公开日】2015年7月1日
【申请日】2013年12月31日