电阻式存储器的形成方法
【技术领域】
[0001]本发明有关一种存储器，且特别有关一种电阻式存储器的形成方法。
【背景技术】
[0002]在更小的装置中容纳更多的存储器是业界常见的要求。对此，已有许多心力开始投入在电阻式存储器(resistive memory)上，其可作为在更狭隘的空间中制造更多存储器的一种办法。电阻式存储器使用一电阻式元件(resistive element),其可根据所施加的电性条件来改变与维持其电阻值。此类电阻式元件的一范例为金属一绝缘层一金属结构。
[0003]当特定电性条件形成穿过绝缘层的电流路径时，电阻式存储器可被设为低电阻态。或者，当所施加的特定电性条件破坏此路径时，电阻式存储器则可被设为高电阻态。实际上重要的是，一电阻式存储器可用以表示多个逻辑值。举例来说，高电阻态可用以代表逻辑值“0”，而低电阻态可用以代表逻辑值“ I ”。
[0004]一般而言，上述金属一绝缘层一金属结构是通过干式等离子体蚀刻来定义其形貌(profile)。然而，使用等离子体蚀刻工艺容易因离子轰击而在金属一绝缘层一金属结构侧壁所露出的绝缘层内累积电荷，进而导致装置的可靠度下降。
[0005]因此，业界亟需新颖的电阻式存储器形成方法，以期能解决或减轻上述问题。
【发明内容】
[0006]本发明要解决的技术问题是:提供一种电阻式存储器的形成方法，以解决或改善现有技术中存在的上述问题。
[0007]本发明的实施例提供一种电阻式存储器的形成方法，其包括:提供一基板；于基板上形成一下电极层；于基板上形成一停止层，停止层覆盖下电极层；于停止层内形成一开口，以露出下电极层；于基板上顺应性地形成一绝缘层；于绝缘层上形成一导电层，并填满开口 ；以停止层为停止层，移除部分绝缘层及部分导电层，以于开口中形成一电阻转换层及一上电极层；以及移除停止层。
[0008]本发明的另一实施例提供一种电阻式存储器的形成方法，其包括:提供一基板；于基板上形成一下电极层；于基板上形成一介电层并覆盖下电极层；于介电层上形成一停止层；于停止层内形成一第一开口，并经由第一开口于介电层内形成一第二开口，以露出下电极层；于基板上顺应性地形成一绝缘层；于绝缘层上形成一导电层，并填满第一开口及第二开口 ；以停止层为停止层，移除部分绝缘层及部分导电层，以于第一开口及第二开口中形成一电阻转换层及一上电极层；以及移除停止层。
[0009]本发明所提供的电阻式存储器的形成方法，可避免在现有的电阻式存储器工艺中，电阻转换层受到离子轰击而在内部累积电荷，进而造成装置可靠度下降的问题。
【附图说明】
[0010]图1A至图1J为根据本发明一实施例的电阻式存储器的形成方法剖面示意图。
[0011]图2A至图2D为根据本发明另一实施例的电阻式存储器的形成方法剖面示意图。
[0012]图3A至图3F为根据本发明又一实施例的电阻式存储器的形成方法剖面示意图。
[0013]主要元件标号说明
[0014]100 基板；
[0015]102、112 介电层；
[0016]103、118 导电层;
[0017]104、114、115、117 开口；
[0018]106下电极层；
[0019]110 停止层；
[0020]116 绝缘层；
[0021]120电阻转换层；
[0022]122上电极层；
[0023]h绝缘层高度。
【具体实施方式】
[0024]为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下:
[0025]以下说明本发明实施例的电阻式存储器形成方法及其结构。然而，可轻易了解本发明所提供的实施例仅用于说明以特定方法制作及使用本发明，并非用以局限本发明的范围。再者，在本发明实施例的图式及说明内容中是使用相同的标号来表示相同或相似的部件。
[0026]图1A至图1J为根据本发明一实施例的电阻式存储器的形成方法剖面示意图。参照图1A,提供一基板100。在一实施例中，基板100可为半导体基板,例如块状(bulk)娃基板、绝缘层覆娃(silicon-on insulator, SOI)基板或任何适合的半导体基板。在本实施例中，基板100内可包括各种不同的主动式元件,例如二极管及/或晶体管(未绘示)，其电连结至后续形成的下电极层106 (见图1D)。
[0027]接着，继续参照图1A,于基板100上形成一介电层102。在一实施例中，介电层102可为内连线结构中的层间介电层(interlayer dielectric, ILD)或金属间介电层(intermetal dielectric, I MD),其内部可包括一或多层的金属内连线结构,例如导线、介层/接触窗或其组合(未绘不)。在本实施例中，介电层102可由一或多层的介电材料所构成，例如氧化硅(S12)、碳氧化硅(S1C)、低介电常数材料如多孔隙氧化物或其他合适的介电材料。在本实施例中，介电层102的厚度为25nm至80nm,其可通过如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何适当的沉积工艺形成。
[0028]参照图1B,于介电层102内形成一开口 104,以露出基板100的上表面。在本实施例中，开口 104可由任何适当的方法形成。举例来说，可于介电层102上施加一光刻胶材料(未绘示)。接着，通过一掩膜将光刻胶材料暴露于一光源。被暴露的光刻胶材料可于其后以显影方式去除。接着，利用标准的蚀刻工艺，于未被剩余光刻胶材料保护到的区域形成开Π 104。
[0029]参照图1C,于介电层102上形成一导电层103并填入开口 104。在本实施例中，导电层103可由各种适当的电极材料所构成，其包括但不限于氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钨(W)、铜(Cu)、钼(Pt)、铱(Ir)或上述组合。接着，如图1D所示，以介电层102为停止层，移除部分导电层103，以露出介电层102并于开口 104内形成下电极层106。移除部分导电层103的方法可以是进行一研磨工艺(例如物理刷磨或化学机械研磨)，或是进行一干蚀刻工艺。
[0030]参照图1E，于下电极层106上形成一停止层110。停止层110可为任何适当的停止层材料，例如氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(S1N)。在本实施例中，停止层110的厚度为5nm至30nm，其可通过如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何适当的沉积工艺形成。
[0031]接着，如图1F所示，可选择性地于停止层110上形成一介电层112，例如氧化硅(S12)。在本实施例中，介电层112的厚度为1nm至70nm，其可通过如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或任何适当的沉积工艺形成。上述介电层112的形成于后续部分绝缘层116及部分导电层118的移除时可作为缓冲，有利于部分绝缘层116及部分导电层118的移除(见图1I)。
[0032]接着，为了方便说明，以下以存在介电层112来作范例说明。如图1G所示，于介电层112内形成开口 114，并经由开口 114于停止层110内形成开口 115，以露出下电极层106。开口 114及开口 115可通过与上述开口 104相似的方法形成，在此不加以赘述。
[0033]参照图1H,于基板100上顺应性地(conformally)形成一绝缘层116。接着，于绝缘层116上形成一导电层118，导电层118覆盖绝缘层116并填满开口 114与开口 115。在本实施例中，绝缘层116可为任何具有电阻转态(Resistive Switching)性质的绝缘材料，其包括但不限于氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化钽(Ta2O5)、氧化钛(T1)、掺杂金属的氧化硅(Metal-Doped S12)、钛酸锶(SrT13)、锆酸锶(SrZrO3)或上述组合。导电层118可由各种适当的电极材料所构成，其包括但不限于氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钨(W)、铜(Cu)、钼(Pt)、铱(Ir)或上述组合。
[0034]参照图1I，以停止层110为停止层，移除部分导电层118、部分绝缘层116以及介电层112，以露出停止层1