专利名称：半导体装置、复位控制系统以及存储器复位方法
技术领域：
本发明涉及安装有电可擦可写非易失性存储器的半导体装置。
背景技术：
非易失性存储器与DRAM(Dynamic Random Access Memory动态随机存取存储器)和SRAM(Static Random Access Memory静态随机存取存储器)等的需要电源支持的半导体存储器不同，是即使切断电源也不会消除数据的存储器。近年来，非易失性存储器，特别是快闪ROM(FlashROM，ROMRead Only Memory，只读存储器)等由于其特性而在便携电话和HDD等中广泛使用，其用途正在扩展。
非易失性存储器的存储单元的栅采用控制栅和浮动栅的双层结构。通过把电子注入浮动栅内进行数据写入，通过从浮动栅中取出电子进行数据擦除。擦除用的电荷取出，具体地说，通过向浮动栅内注入负电荷之后向控制栅施加负电荷来进行。当在该数据擦除处理中发生复位时，数据擦除处理被强制中断，因而非易失性存储器的地址变化，发生的问题是，非易失性存储器的存储单元的一部分产生过擦除。因此，在非易失性存储器中，禁止擦除中的复位。
图1是安装有特开平5-341884号公报中记载的易失性存储器的以往的电子设备。在以往的电子设备中，安装有微计算机和非易失性存储器EEPROM 31，并安装有复位输入控制电路40。复位输入控制电路40是为了防止根据微计算机40的不慎复位而把数据误写入EEPROM 31内，或者EEPROM 31误擦除数据而设置的。即，复位输入控制电路40在表示选择了EEPROM 31的芯片选择信号Scs有效的情况下，即使按下了使微计算机31复位的复位开关41时，也不向微计算机31的复位端子30rs提供复位信号。
然而，在图1所示的以往的电子设备中，在未选择EEPROM 31时，禁止复位。因此，当选择EEPROM 31进行擦除处理时，无法防止向EEPROM 31输入错误的复位。
图2是安装有特开平9-288530号公报中记载的快闪ROM的以往的信息处理装置。在以往的信息处理装置中，安装有CPU 1和快闪ROM 4，并安装有复位延迟电路8。CPU 1监视是否进行了复位输入，在检测出复位输入的情况下，中止快闪ROM的擦除处理。由于复位延迟电路8使复位信号延迟后提供给CPU 1，因而CPU 1可在开始实际复位动作之前，把延迟时间确保为用于中止擦除处理的时间。
然而，在图2所示的以往的信息处理装置中，由于采用了在CPU识别出复位输入的情况下中止快闪ROM的擦除处理的结构，因而不能应用于无法中断擦除处理的自动擦除(自动地擦除预定范围内存在的单元)。并且，CPU必须始终监视复位输入，其负担非常大。
这样在以往技术中，在快闪ROM的擦除处理中，不能有效防止对快闪ROM的复位输入。特别是在内置有快闪ROM的电子设备等中，大多采取将快闪ROM的复位信号和CPU的复位信号共用的做法。因此，快闪ROM把对CPU的复位信号误认为是对自己的复位信号，在擦除中进行复位处理的可能性大。这样，在擦除中进行了复位的快闪ROM产生过擦除而不能进行重新写入，电子设备内设有不良的快闪ROM而引发电子设备的故障。
发明内容
为了解决上述课题，本发明提供一种半导体装置，其特征在于，具有非易失性存储器；以及复位输入控制电路，其向所述非易失性存储器提供复位信号，所述复位输入控制电路在所述非易失性存储器输出的忙(BUSY)信号有效的情况下，不向该非易失性存储器提供复位信号。
图3示出了本发明的原理图。
本发明中的半导体装置1构成为，在非易失性存储器4正进行擦除处理的情况下，不供给复位信号RSTEX。
半导体装置1由以下构成外部复位端子2，复位输入控制电路3，非易失性存储器4，以及指令控制电路5。
复位输入控制电路3从外部复位端子2接收复位信号，并把复位信号RSTEX提供给非易失性存储器4。
非易失性存储器4根据来自复位输入控制电路3的复位信号进行复位。并且，非易失性存储器4把BUSY/READY信号提供给复位输入控制电路3。BUSY/READY信号是在非易失性存储器4工作中有效的信号，例如在正进行擦除处理的情况下有效。
复位输入控制电路3接收来自非易失性存储器4的BUSY/READY信号。复位输入控制电路3在BUSY/READY信号有效的情况下，即使从外部复位端子2接收到复位信号RSTEX，也不把复位信号RSTEX提供给非易失性存储器4。
指令控制电路5是接收指令地址和指令数据并确定指令的电路。例如，由于故障等原因，会发生以下情况，即来自非易失性存储器4的BUSY/READY信号持续有效，非易失性存储器4持续着不能进行复位处理的状态。在这种情况下，通过从指令控制电路5把指示复位的指令信号提供给复位输入控制电路3，强制解除复位输入控制电路3的不向非易失性存储器4提供复位信号的状态，使非易失性存储器4复位。
图4示出了本发明的半导体装置的第1时序图。在BUSY/READY信号有效的期间，即使向外部复位端子2提供了复位信号，复位输入控制电路3也会使快闪存储器4的复位无效，不能对快闪存储器4进行复位处理。
图5示出了本发明的半导体装置的第2时序图。图5的时序图是在图4所示的时序图上追加了指令控制电路5的处理。
与图4的时序图一样，即使向外部复位端子2提供了复位信号，复位输入控制电路3也会使快闪存储器4的复位无效，不能对快闪存储器4进行复位处理。然而，在从向外部复位端子2提供复位信号起经过了预定时间的情况下，向指令控制电路5提供指示复位的指令地址和指令数据。指令控制电路5根据指令地址和指令数据生成指示复位的指令信号，并提供给复位输入控制电路3。复位输入控制电路3根据指令信号把复位信号RSTEX提供给快闪存储器4，使快闪存储器4复位。这样，通过产生用于强制复位的指令信号，可防止快闪存储器4不能复位的状态持续下去。
根据本发明的半导体装置，可取得以下效果。
(1)禁止快闪存储器在擦除动作中复位，防止快闪存储器的过擦除。
(2)由于利用快闪存储器的现有的控制信号，因而可使用简单的电路结构禁止快闪存储器在擦除动作中复位。
(3)由于具有使禁止在擦除动作中复位的快闪存储器强制复位的手段，因而可防止由于快闪存储器的故障等而持续不能复位的状态。
图1是表示以往的电子设备的图。
图2是表示以往的信息处理装置的图。
图3是表示本发明的原理图的图。
图4是表示本发明的半导体装置的第1时序图的图。
图5是表示本发明的半导体装置的第2时序图的图。
图6是表示本发明的第1实施例的图。
图7是表示复位输入控制电路的第一例的图。
图8是表示指令控制电路的一例的图。
图9是表示本发明的第2实施例的图。
图10是表示具有外设定时器电路的半导体装置的图。
图11是表示复位输入控制电路的第二例的图。
具体实施例方式图6示出了本发明的第1实施例。
本发明的第1实施例中的半导体装置6构成为，在快闪ROM 14正进行擦除处理的情况下，不向快闪ROM 14提供复位信号。
半导体装置6由以下构成外部复位端子7，复位输入控制电路8，指令控制电路10，定时器11，CPU 12，快闪I/F 13(接口)，以及快闪ROM14。
复位输入控制电路8通过外部复位端子7从外部接收复位信号，把外部复位信号RSTEX提供给时钟电路9。
时钟电路9使来自复位输入控制电路8的外部复位信号RSTEX与时钟信号同步，作为内部复位信号RSTIX提供给包括快闪ROM 14在内的内部电路。
快闪I/F 13配置在地址总线和数据总线与快闪ROM 14之间，把地址或数据提供给快闪ROM 14，把来自快闪ROM 14的数据送出到数据总线。
CPU 12控制半导体装置4整体。CPU 12把写入地址和写入数据提供给快闪ROM 14，控制对快闪ROM 14的数据写入。并且，CPU 12把读出地址提供给快闪ROM 14，控制快闪ROM 14的数据读出。
快闪ROM 14根据来自时钟电路9的内部复位信号RSTIX进行复位。并且，快闪ROM 14把BUSY/READY信号提供给复位输入控制电路3和定时器电路11。
复位输入控制电路8监视由快闪ROM 14提供的BUSY/READY信号。复位输入控制电路8构成为，即使在BUSY/READY信号有效的期间从外部复位端子7供给了复位信号，也不把外部复位信号RSTEX提供给时钟电路9。这样，通过设置复位输入控制电路8，可防止快闪ROM 14在擦除动作中复位。
然而，由于故障等，也总是会发生BUSY/READY信号持续有效而不变为非有效的情况。在这种情况下，需要复位而不能复位，持续半导体装置的无反应状态。本发明为了避免这种情况，具有以下两个手段。
第1种手段是定时器电路11。设置定时器电路11，在经过了预定时间的情况下，进行强制复位。
第2种手段是指令控制电路10。设置指令控制电路10，通过供给指示要进行复位的指令，进行强制复位。
图7示出了复位输入控制电路的第一例。
来自外部复位端子7的复位信号、来自快闪ROM 14的BUSY/READY信号、来自定时器电路11的TIMEOUT(超时)信号、以及来自指令控制电路10的COMMAND(指令)信号被提供给图7的复位输入控制电路8。
复位输入控制电路8在BUSY/READY信号、TIMEOUT信号以及指令信号全都未生效的情况(是L电平信号的情况)下，响应于来自外部的复位信号，使外部复位信号RSTEX有效，把该信号设为L电平(由于本发明的第1实施例把复位信号设定为负有效(negative-active)，因而有效信号为L电平)。
在BUSY/READY信号有效而成为H电平，TIMEOUT信号和指令信号非有效的情况(是L电平信号的情况)下，复位输入控制电路8使外部复位信号RSTEX不生效，而仍为H电平。
这里，在TIMEOUT信号或COMMAND信号中的任何一方生效而成为H电平的情况下，与BUSY/READY信号生效而成为H电平无关，使外部复位信号RSTEX有效而成为L电平。
这样，复位输入控制电路8构成为，在BUSY/READY信号有效的情况下，使外部复位信号RSTEX不生效，当TIMEOUT信号或COMMAND信号中的任何一方有效时，使外部复位信号RSTEX有效。
对所述第1种手段进行说明。
当从快闪ROM 14供给的BUSY/READY信号有效时，作为用于避免由于故障等而不能复位的状态的第1手段的定时器电路11起动，开始内部时钟计数。当计数值大于等于预定值时，把TIMEOVER信号提供给复位输入控制电路8。预定值例如设定成为擦除快闪ROM内的特定块所需要的时间等，构成为估计擦除处理结束的时候开始复位处理。当提供了TIMEOVER信号时，复位输入控制电路8开始向时钟电路9提供此前停止的外部复位信号RSTX。时钟电路9把内部复位信号RSTIX提供给快闪ROM 14，根据内部复位信号RSTIX开始对快闪ROM 14进行复位处理。这样，由于由定时器电路11进行强制复位，因而可避免不能使快闪ROM 14复位的情况。
另外，由于在微计算机等中，在普通电路内部具有定时器电路，因而利用这种现有的定时器电路，无需设置新的定时器电路即可具有第一手段。
对所述第2种手段进行说明。
作为用于避免所述不能复位的状态的第2种手段的指令控制电路10与地址总线和数据总线连接。从CPU 12通过地址总线和数据总线把指示复位的指令地址和指令数据提供给指令控制电路10。指令控制电路10将指令地址和指令数据进行解码，把指示应开始复位的指令信号输出到复位输入控制电路8中。
图8示出了指令控制电路的一例。
图8的指令控制电路10构成为，在3次提供了指示复位的指令、确实要进行复位的情况下，使指令信号有效，把指令信号提供给复位输入控制电路8。在图8所示的指令控制电路10中，通过供给3次指令来确定指令，然而不限于3次，只要是能确定指令的次数即可。
指令控制电路10由以下构成提供芯片使能信号CEX和写使能信号WEX的“或”电路21，3对提供指令地址的地址解码器和提供指令数据的指令解码器15～20，配置在各对的输出端的“与”电路22～24，根据“或”电路21的输出信号进行锁存动作的第1至第5锁存电路组25～29，将BUSY/READY信号进行锁存的第6锁存电路组30，以及配置在第1至第5锁存电路组间的“与”电路31～32。
多个锁存电路组25～29在芯片使能信号CEX或写使能信号WEX全都生效而成为H电平的时刻，将信号锁存到前一级的锁存电路中。然后，在芯片使能信号CEX和写使能信号WEX全都非有效而成为L电平的时刻，将前一级锁存电路中锁存的信号锁存到后一级锁存电路中。
第1指令地址和第1指令数据被提供给第1地址解码器15和第1数据解码器16，各自被解码，并被提供给“与”电路22。在第1指令地址和第1指令数据是指令控制电路10预定的内容的情况下，即，是指示复位的指令的情况下，“与”电路22输出作为H电平的第1信号。
之后，第1信号被提供给第1锁存电路组25。
第2指令地址和第2指令数据被提供给第2地址解码器17和第2数据解码器18，各自被解码，并被提供给“与”电路23。在第2指令地址和第2指令数据是指令控制电路10预定的内容的情况下，即，是指示复位的指令的情况下，“与”电路23输出作为H电平的第2信号。
之后，第2信号被提供给第3锁存电路组27。
当把第2信号锁存到第3锁存电路组27中时，把第1锁存电路组25中锁存的第1信号锁存到第2锁存电路组26中。
第3指令地址和第3指令数据被提供给第3地址解码器19和第3数据解码器20，各自被解码，并被提供给“与”电路24。在第3指令地址和第3指令数据是指令控制电路10预定的内容的情况下，即，是指示复位的指令的情况下，“与”电路24输出作为H电平的第3信号。
之后，第3信号被提供给第5锁存电路组29。
当把第3信号锁存到第5锁存电路组29中时，将第2锁存电路组26中锁存的第1信号和第3锁存电路组27中锁存的第2信号由“与”电路31进行“与”处理所得的第4信号锁存到第4锁存电路组28中。
第5锁存电路组29中锁存的第3信号和第4锁存电路组28中锁存的第4信号被提供给“与”电路32，并输出第5信号。
这样，由“与”电路31、32进行①第1指令地址和第2指令数据，②第2指令地址和第2指令数据，③第3指令地址和第3指令数据这3种信息的“与”处理。第5信号表示①、②以及③是否一致，在一致的情况下为H电平，在不一致的情况下为L电平。
根据表示3个指令一致的H电平的第5信号，把BUSY/READY信号提供给第6锁存电路组30，作为指令信号从指令控制电路10输出。
作为第1手段的定时器电路11输出的TIMEOVER信号和作为第2手段的指令控制电路19输出的指令信号如图7所示被提供给复位输入控制电路8。当TIMEOVER信号或指令信号中的任何一方有效时，复位输入控制电路8使外部复位信号RSTEX有效，并提供给时钟电路9。时钟电路9根据外部复位信号RSTEX生成内部复位信号RSTIX，并提供给快闪ROM 14。快闪ROM 14根据内部复位信号RSTIX进行复位。
图9示出了本发明的第2实施例。
本发明的第2实施例中的半导体装置31与本发明的第1实施例一样构成为，在快闪ROM 147正进行擦除处理的情况下，不向快闪ROM 47提供复位信号。
本发明的第2实施例中的半导体装置31与本发明的第1实施方式中的半导体装置6的不同点是，在半导体装置内部不具有定时器电路和指令控制电路，而具有图9中未记载的外设定时器电路。本发明的第2实施例中的半导体装置31的快闪ROM 47被设定为从外部直接控制的模式。因此，作为用于避免不能复位的状态的手段，不能使用由半导体装置内部的CPU控制的定时器电路和指令控制电路。因此，作为用于避免不能复位的状态的手段，具有可从半导体装置外部进行控制的外设定时器电路。
半导体装置31由以下构成外部地址端子32，外部数据端子33，芯片使能端子/CE 34，写使能端子/WE 35，读使能端子/OE 36，字节设定端子/BYTE 37，外部复位端子/RSTE 38，模式2端子MD 39，端口控制电路40～42，时钟电路43，模式电路44，CPU 45，快闪I/F 46，以及快闪ROM 47。
从外部向外部地址端子32提供地址，所提供的地址通过端口控制电路40被提供给内部电路。
从外部向外部数据端子33提供数据，所提供的数据通过端口控制电路41被提供给内部电路。并且，来自内部电路的数据通过端口控制电路41被提供给外部数据端子33，所提供的数据被输出到外部。
从外部向芯片使能端子/CE 34提供芯片使能信号，所提供的芯片使能信号通过端口控制电路42被提供给内部电路。
从外部向写使能端子/WE 35提供写使能信号，所提供的写使能信号通过端口控制电路42被提供给内部电路。
从外部向读使能端子/OE 36提供读使能信号，所提供的读使能信号通过端口控制电路42被提供给内部电路。
向字节设定端子/BYTE 37提供表示数据宽度的字节设定信号，所提供的字节设定信号通过端口控制电路42被提供给内部电路。根据字节设定信号，例如可把数据宽度切换为16位宽度或8位宽度。
从外部向外部复位端子/RSTE 38提供复位信号，所提供的复位信号通过复位输入控制电路48和时钟电路43被提供给内部电路。
复位输入控制电路48具有与本发明的第1实施例中的复位输入控制电路相同的功能。即，构成为，即使在从快闪ROM 47输出的BUSY/READY信号有效的期间从外部复位端子/RSTE提供了复位信号，也不把复位信号提供给时钟电路9。
时钟电路43具有与图6所示的时钟电路9相同的功能，生成使外部复位信号与内部时钟同步的内部复位信号，并提供给内部电路。
向模式2端子MD 39提供模式设定信号，所提供的通过模式电路44提供给内部电路。可由模式设定信号指定快闪ROM 47的控制方法。例如，可切换设定闪存单体模式或单芯片模式。当设定了闪存单体模式时，可从外部直接控制快闪ROM。即，半导体装置(或芯片)内的地址总线和数据总线可从CPU 45等释放出来，可向外部地址端子和外部数据端子指定写入地址和写入数据，从而直接把数据写入快闪ROM 47内，可向外部端子指定读出地址，从而直接从快闪ROM 47中读出数据。闪存单体模式在进行快闪ROM 47的试验的情况下，或者在装配系统前把系统工作所需的信息和程序等写入快闪ROM 47内的情况等下使用。当设定了单芯片模式时，快闪ROM 47由半导体装置(或芯片)内的CPU控制，不能从外部控制快闪ROM 47。即，根据来自CPU的数据写入指令进行快闪ROM 47的数据写入，根据来自CPU的数据读出指令进行快闪ROM 47的数据读出。在第2实施例中的半导体装置31中，设定了闪存单体模式作为模式设定信号。因此，快闪ROM 47不由CPU 45控制，而是由来自外部地址端子32和外部数据端子的信号来控制。
快闪I/F 46是将快闪ROM 47和内部电路的其他构成要素连接起来的接口。
由于快闪ROM 47把闪存单体模式设定为模式设定信号，因而快闪I/F 46使来自外部地址端子32和外部数据端子33的输入通过而直接提供给快闪ROM 47，使来自快闪ROM 47的输出通过而提供给外部数据端子33。
这样，由于本发明的第2实施例中的半导体装置31的快闪ROM 47从外部直接进行控制，因而作为用于控制快闪ROM 47的复位的手段，不能使用由CPU 45控制的半导体装置内的定时器电路。快闪ROM 47的复位控制也必须从外部进行。因此，本发明的第2实施例中的半导体装置31具有图10所示的外设定时器电路。
图10示出了具有外设定时器电路的半导体装置48。
在图10中，图9所示的半导体装置31配设有外设定时器电路。
从内置于半导体装置31中的快闪ROM 47输出的BUSY/READY信号被提供给图10所示的外设定时器电路49。当BUSY/READY信号有效时，外设定时器电路49起动，开始计数。当计数到预定值时，使TIMEOUT信号有效，供给半导体装置31内的复位输入控制电路49。预定值例如设定成为擦除快闪ROM内的特定块所需要的时间等，构成为估计擦除处理结束的时候开始复位处理。
图11示出了复位控制输入电路的第二例。
图11所示的复位控制输入电路50是本发明的第2实施例的复位输入控制电路。
图11所示的复位控制输入电路50具有与本发明的第1实施例中的半导体装置6的复位控制输入电路8大致相同的结构，然而不同点是不供给指令信号。如前所述，由于快闪ROM 47被设定为从外部直接控制的模式，因而不能使用由CPU控制的指令控制电路，因此不供给指令信号。
复位输入控制电路50在BUSY/READY信号和TIMEOUT信号全都非有效的情况(是L电平信号的情况)下，响应于来自外部的复位信号，使外部复位信号RSTEX有效而成为L电平，并提供给时钟电路43。
在BUSY/READY信号生效而成为H电平，TIMEOUT信号非有效的情况(是L电平信号的情况)下，复位输入控制电路50使外部复位信号RSTEX不生效，而仍为H电平，并提供给时钟电路43。
这里，在TIMEOUT信号生效而成为H电平的情况下，与生效而成为H电平的BUSY/READY信号无关，复位输入控制电路48使外部复位信号RSTEX有效而成为L电平，并提供给时钟电路43。
这样，复位输入控制电路50构成为，在BUSY/READY信号有效的情况下，使外部复位信号RSTEX不生效，而当TIMEOUT信号有效时，使外部复位信号RSTEX有效。
另外，假设对本发明的第2实施例中的半导体装置31设定了闪存单体模式。然而，通过在半导体装置31的内部配置内置于本发明第1实施例的半导体装置6中的定时器电路和指令控制电路，可切换设定闪存单体模式和单芯片模式。
产业上的利用可能性根据本发明的半导体装置，可取得以下效果。
(1)禁止快闪存储器在擦除动作中复位，防止快闪存储器的过擦除。
(2)由于利用快闪存储器的现有的控制信号，因而可使用简单的电路结构来禁止快闪存储器在擦除动作中复位。
(3)由于具有使禁止在擦除动作中复位的快闪存储器强制复位的手段，因而可防止由于快闪存储器的故障等而不能复位的状态持续。
(4)由于可对应于从外部进行控制的闪存单体模式和从内部进行控制的单芯片模式这两者，禁止快闪ROM在擦除动作中复位和防止快闪ROM不能复位的状态持续，因而可维持以往良好的使用便利性。
由于取得上述效果，因而本发明可有效应用于安装有非易失性存储器，特别是快闪ROM的微计算机等。
权利要求
1.一种半导体装置，其特征在于，具有非易失性存储器；以及复位输入控制电路，其向所述非易失性存储器提供复位信号，所述复位输入控制电路在所述非易失性存储器输出的忙信号有效的情况下，不向该非易失性存储器提供复位信号。
2.根据权利要求1所述的半导体装置，其特征在于，具有指令控制电路，其向所述复位输入控制电路提供指示复位的指令信号。
3.根据权利要求2所述的半导体装置，其特征在于，所述指令控制电路在多次接收到指示复位的数据时，输出所述指令信号。
4.根据权利要求1、权利要求2或权利要求3所述的半导体装置，其特征在于，具有定时器电路，其根据所述忙信号而起动，在计数了预定数后向所述复位输入控制电路输出指示复位的超时信号。
5.根据权利要求4所述的半导体装置，其特征在于，所述定时器电路是外设的。
6.根据权利要求2或权利要求3所述的半导体装置，其特征在于，所述复位输入控制电路在输入了所述指令信号的情况下，与所述忙信号是否有效无关地向所述非易失性存储器输出所述复位信号。
7.根据权利要求4或权利要求5所述的半导体装置，其特征在于，所述定时器电路在输入了所述超时信号的情况下，与所述忙信号是否有效无关地向所述非易失性存储器输出所述复位信号。
8.根据权利要求1、权利要求2、权利要求3、权利要求4、权利要求5、权利要求6或权利要求7所述的半导体装置，其特征在于，具有可设定所述非易失性存储器的控制方法的外部端子。
9.根据权利要求1、权利要求2、权利要求3、权利要求4、权利要求5、权利要求6、权利要求7或权利要求8所述的半导体装置，其特征在于，所述半导体装置可设定第1模式和第2模式；在设定了所述第1模式的情况下，在所述半导体装置的内部对所述非易失性存储器进行控制；在设定了所述第2模式的情况下，从所述半导体装置的外部对所述非易失性存储器进行控制。
10.根据权利要求1、权利要求2、权利要求3、权利要求4、权利要求5、权利要求6、权利要求7、权利要求8或权利要求9所述的半导体装置，其特征在于，具有使所述复位信号与内部时钟同步的时钟电路。
11.根据权利要求1、权利要求2、权利要求3、权利要求4、权利要求5、权利要求6、权利要求7、权利要求8、权利要求9或权利要求10所述的半导体装置，其特征在于，所述忙信号响应于所述非易失性存储器的擦除处理的开始而生效。
12.一种复位控制系统，其特征在于，具有CPU；非易失性存储器；以及复位输入控制单元，其向所述非易失性存储器提供复位信号，所述复位输入控制单元在所述非易失性存储器输出的忙信号非有效的情况下，向该非易失性存储器提供复位信号，在所述非易失性存储器输出的忙信号有效的情况下，不向该非易失性存储器提供复位信号。
13.根据权利要求12所述的复位控制系统，其特征在于，具有指令控制单元，其向所述复位输入控制单元提供指示复位的指令信号。
14.根据权利要求12或权利要求13所述的复位控制系统，其特征在于，具有定时器单元，其根据所述忙信号而起动，在计数了预定数后向所述复位输入控制单元输出指示复位的超时信号。
15.根据权利要求12、权利要求13或权利要求14所述的复位控制系统，其特征在于，具有可设定所述非易失性存储器的控制方法的外部端子。
16.根据权利要求12、权利要求13、权利要求14或权利要求15所述的复位控制系统，其特征在于，所述复位控制系统可设定第1模式和第2模式；在设定了所述第1模式的情况下，所述非易失性存储器由所述CPU控制；在设定了所述第2模式的情况下，所述非易失性存储器被从外部进行控制。
17.一种存储器复位方法，使内置于半导体装置中的非易失性存储器复位，其特征在于，从所述半导体装置的外部供给复位信号；检测到来自所述非易失性存储器的忙信号的非有效状态时，把所述复位信号提供给该非易失性存储器；检测到来自所述非易失性存储器的忙信号的有效状态时，不把所述复位信号提供给该非易失性存储器。
18.根据权利要求11所述的存储器复位方法，其特征在于，在所述非易失性存储器输出的忙信号有效的情况下，根据指示复位的指示使所述非易失性存储器强制复位。
全文摘要
在安装有非易失性存储器的半导体装置中设置复位输入控制电路，即使从外部提供了复位信号，在来自非易失性存储器的BUSY/READY信号有效的期间，该复位输入控制电路也不把复位信号提供给非易失性存储器。通过复位输入控制电路，由于非易失性存储器在进行擦除处理期间不进行复位，因而可防止非易失性存储器的过擦除。
文档编号G06F12/00GK1764909SQ0382632
公开日2006年4月26日 申请日期2003年4月17日 优先权日2003年4月17日
发明者松浦修 申请人:富士通株式会社