要认识到，衬底表面的质量对其上所形成的集成电路有重要影响。例如，大规模集成电路的制造需要大量的晶体管单元。晶体管单元构成设计电路的主要电路元件。在一些应用中，例如在复杂集成电路(诸如微处理器或存储晶片)中，互补金属氧化物半导体(CMOS)技术可提供运行速度、功耗以及成本上的有益特性。因此需要认识到，CMOS (包括P沟道晶体管和N沟道晶体管，即PMOS和NM0S)技术可从根据本发明的实施例的工艺和系统中受益。例如，N沟道晶体管或P沟道晶体管包括由高度掺杂的漏极区域和源极区域形成的P-N界面，以及该漏极区域和源极区域之间的相反掺杂或弱掺杂的沟道区域的界面。该沟道区域的导电性(即，该导电沟道的驱动电流能力)受形成在该沟道区域周围并通过薄绝缘层隔开的栅电极支配。当向栅电极施加合适的控制电压以形成该导电沟道时，在沟道区域在晶体管宽度方向上的范围给定的情况下，该沟道区域的导电系数取决于掺杂浓度、载荷子迀移率、以及源极区域与漏极区域之间的距离(即，沟道长度)。降低沟道长度以及相关沟道电阻的电阻率是提高大规模集成电路的运行速度的主要设计目标。
[0020]已经有各种方法用来改善集成电路的性能和可靠性。随着关键尺寸的不断降低，需要高度复杂技术的新发展。更具体而言，迀移速率的降低有可能提供性能增益，因此已建议可通过增加给定长度的沟道区域中的载荷子迀移率来改善晶体管单元的沟道导电性。
[0021]一种增加载荷子迀移率的有效方法是修改沟道区域中的晶格结构。例如，在沟道区域周围生成拉伸或压缩应力以在沟道区域中提供相应应变，这导致电子和空穴的迀移速率改变。尽管衬底包括硅材料，但是在沟道区域中生成的拉伸应变可增加电子的迀移速率并直接提高导电率。另一方面，沟道区域中的压缩应变可增加空穴的迀移速率，因此可改善P型晶体管的性能。在各种实现方式中，应力或应变被设计到大规模集成电路中，其中应变的硅可被视为无需昂贵或廉价半导体材料就能能够快速和稳健地制造的新半导体材料。另夕卜，设计有应变和/或应力的集成电路可通过许多现有技术来制造。
[0022]沟道区域附近的硅-锗材料能引起相应序列的压缩应变。在常规CMOS制造技术中，硅锗材料(例如，e-SiGe)在沟道区域中增添了压缩应力以增强PMOS的性能。更具体而言，在晶体管的漏极和源极区域中形成硅-锗材料。压缩应变的漏极和源极区域在邻近的硅沟道区域中生成单轴应力。在形成硅-锗材料时，PMOS晶体管的漏极和源极区域被选择性地移除以形成空腔。NMOS晶体管被屏蔽。通过外延生长在PMOS晶体管中选择性地形成娃-锗材料。
[0023]例如，SiGe技术涉及SiGe异质结双极性晶体管(HBT)，HBT提供了相比于用于实现通信电路的常规硅双极性和硅CMOS的优势。形成基于SiGe的器件的一个重要方面是在硅衬底与高浓度的锗硅之间提供浓度梯度图案，以减少半导体器件上的位错缺陷和改善器件性能。在一实施例中，SiGe CMOS制造工艺可导致逻辑门图案化的各种阻碍，诸如45/40nm、32/28nm、以及 <22nm。
[0024]图1A-1C图解常规的等离子体蚀刻工艺。通常，在源极区域111和漏极区域112中形成沟槽区域120的过程中采用等离子体蚀刻技术。当等离子体蚀刻硅衬底100时，等离子体轰击硅衬底100的表面。图2图解现有技术中e-SiGe膜的透射电子显微镜(TEM)照片的示例。沟槽区域120的不均匀表面是由于常规等离子体工艺所致，如图2中的SiGe膜的三个圆圈区域中所示。更具体而言，图2中的两个圆圈区域突出显示了表面缺陷，这些表面缺陷看起来为暗线。例如，这些缺陷常常与原子级上的晶格失配有关。更具体而言，由于底层晶格结构的位错，覆盖硅材料的表面缺陷的SiGe膜常常包括图2中所示的“线条”，因为下面硅材料的位错和不良对准传递到SiGe膜中。
[0025]位错缺陷可能有各种原因。例如，在沟槽区域形成应变引入层130的过程中(如图1C所示)，在形成硅-锗层时，沟槽区域120的表面的不均匀程度影响硅-锗晶核的形成，从而使得硅-锗材料错放并形成位错缺陷。
[0026]现有的延展技术工艺主要包括:湿式工艺外延清洁；空腔的侵蚀或层压；在外延生长和锗硅沉积之前用H2进行烘烤。在凹槽清洁之后的表面上发现有一定百分比的缺陷，这导致在外延生长后的界面中产生缺陷，并且一些严重缺陷可能持续到锗硅的生长表面(如图2所示)。
[0027]给出以下描述以使得本领域技术人员能够实施和使用本发明并将其结合到具体应用背景中。各种变型、以及在不同应用中的各种用法对于本领域技术人员将是容易显见的，并且本文定义的一般性原理可适用于范围广阔的实施例。由此，本发明并不限于本文中给出的实施例，而是应被授予与本文中公开的原理和新颖性特征相一致的最广义的范围。
[0028]在以下详细描述中，阐述了许多特定细节以提供对本发明的更透彻理解。然而，对于本领域技术人员显而易见的是，本发明的实践可不必局限于这些具体细节。换言之，公知的结构和器件以框图形式示出而没有详细显示，以避免模糊本发明。
[0029]请读者注意与本说明书同时提交的且对公众查阅本说明书开放的所有文件及文献，且所有这样的文件及文献的内容以参考方式并入本文。除非另有明确说明，否则本说明书(包含任何所附权利要求、摘要和附图)中所揭示的所有特征皆可由用于达到相同、等效或类似目的的可替代特征来替换。因此，除非另有明确说明，否则所公开的每一个特征仅是一组等效或类似特征的一个示例。
[0030]而且，权利要求中未明确表示“用于执行特定功能的装置”、或“用于执行特定功能的步骤”的任意组件皆不应被理解为如35USC第112章节第6段中所规定的“装置”或“步骤”条款。特别地，在此处的权利要求中使用“....的步骤”或“....的动作”并不表示涉及35USC§ 112第6段的规定。
[0031]注意，在使用到的情况下，标志左、右、前、后、顶、底、正、反、顺时针和逆时针仅仅是出于方便的目的所使用的，而并不暗示任何具体的固定方向。事实上，它们被用于反映对象的各个部分之间的相对位置和/或方向。
[0032]还应注意，各个实施例可能是作为过程来描述的，而过程被描绘为流程图、流图、数据流图、结构图或框图。尽管流程图会把各操作描述为顺序过程，但是这些操作中有许多可以并行或并发执行。另外，这些操作的次序可以被重新编排。一个过程在其操作完成时终止，但是可能具有未包括在图中的附加步骤。过程可以对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，其终止可对应于该函数返回到调用方函数或主函数。
[0033]本发明的实施例提供了解决上文提出的位错缺陷的方法。根据本发明的实施例，低浓度的锗层可有助于衬底材料与高浓度的锗硅之间过渡，这被用来降低由于锗浓度的巨大差异而导致的栅格数量的失配，后者会导致严重的位错缺陷。在下文描述的各种实