料层，从而使得经处理的沟槽表面和保护层基本没有表面缺陷。若步骤S20和步骤S22的循环没有达到该效果，可重复步骤S20直至沟槽区域220平坦且均匀，以及重复步骤S22直至保护层平坦且均匀。取决于实现方式，执行步骤S20和步骤S22的迭代次数可基于预定工艺或由实验数据而定。例如，在S15执行的等离子体蚀刻的类型可影响迭代次数。
[0045]任选地，执行步骤S30，形成覆盖填充材料层表面的硅锗材料层，以获得硅锗材料的期望厚度，如图4D所示。基本200是硅衬底。应变引入层230可由硅-锗构成，但不限于硅-锗。需要认识到，在步骤S30之后，执行额外的工艺以形成所期望的器件。例如，为了形成CMOS器件，执行额外工艺以形成漏极、源极和栅极区域。
[0046]图5A示出了在没有覆盖保护层的填充材料层的处理情况下一个e-SiGe膜500的TEM照片，以及图5B示出了在使用覆盖保护层的填充材料层的处理之后另一 e-SiGe膜510的TEM照片。传统的过渡层生长图案只能覆盖凹槽区域，但不能覆盖侧壁，导致在壁上存在许多位错缺陷(如图5A所示)。通过低浓度锗的处理以及优化生长模式以均匀覆盖凹槽壁，在沟槽区域120的平坦表面的情况下，e-SiGe膜510具有沿晶格方向规则生长的SiGe晶体。通过使用填充材料-保护层处理，避免了位错、应变松弛以及错放问题，并且改善了SiGe生长的形态(如图5B所示)。
[0047]尽管上文是对特定实施例的全面描述，但是也可使用各种变型、替换构造和等效方案。因此，上述描述和说明不应当被解释为限制由所附权利要求限定的本发明的范围。
【主权项】
1.一种半导体器件，包括: 包括硅材料的衬底； 位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10%的高度差异； 覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20%的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征； 覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40%的锗材料。
2.如权利要求1所述的器件，其特征在于，所述深度至少为500埃。
3.如权利要求1所述的器件，其特征在于，所述保护层由所述沟槽区域的边缘附近的楔形轮廓所表征，所述楔形轮廓由约20埃的厚度所表征。
4.如权利要求1所述的器件，其特征在于，所述第一硅锗材料包括锗浓度梯度，其中所述锗浓度在所述保护层的厚度上从0%增加至约20%。
5.如权利要求1所述的器件，其特征在于，所述保护层具有50至200埃的厚度。
6.一种用于处理半导体衬底的方法，所述方法包括: 提供衬底，所述衬底基本包括硅材料； 定义所述衬底的沟槽开口区域； 执行等离子体蚀刻以在所述沟槽开口区域处形成沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10%的高度差异；使所述衬底经历利用第一多种气态物质的第一外延工艺以形成保护层，所述保护层覆盖所述沟槽区域的至少所述第一侧壁和所述底部，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20%的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征；以及 使所述衬底和所述保护层经历利用第二多种气态物质的第二外延工艺以形成填充材料，所述填充材料覆盖所述保护层且至少部分地位于所述沟槽区域内部，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40%的锗材料。
7.如权利要求6所述的器件，其特征在于，所述深度至少为500埃。
8.如权利要求6所述的器件，其特征在于，所述保护层由所述沟槽区域的边缘附近的楔形轮廓所表征，所述楔形轮廓由约20埃的厚度所表征。
9.如权利要求6所述的器件，其特征在于，所述第一硅锗材料包括锗浓度梯度，其中所述锗浓度在所述保护层的厚度上从0%增加至约20%。
10.如权利要求6所述的器件，其特征在于，所述保护层具有50至200埃的厚度。
11.一种经半处理的半导体器件，包括: 包括硅材料的衬底； 位于所述衬底内的沟槽区域，所述沟槽区域由至少300埃的深度所表征，所述沟槽区域具有至少第一侧壁和底部，覆盖至少所述第一侧壁和所述底部的表面含有多个位错缺陷，所述多个位错缺陷造成所述表面上高达10%的高度差异； 覆盖所述沟槽区域的至少所述第一侧壁和所述底部的保护层，所述保护层包括第一硅锗材料，所述第一硅锗材料具有组分比小于20%的锗材料，所述保护层的覆盖由覆盖所述沟槽区域的所述底部的至少50埃的厚度所表征； 覆盖所述保护层且至少部分地位于所述沟槽区域内部的填充材料，所述填充材料包括第二硅锗材料，所述第二硅锗材料具有组分比大于40%的锗材料。
12.如权利要求11所述的半导体器件，其特征在于，所述深度至少为500埃。
13.如权利要求11所述的半导体器件，其特征在于，所述保护层由所述沟槽区域的边缘附近的楔形轮廓所表征，所述楔形轮廓由约20埃的厚度所表征。
14.如权利要求11所述的半导体器件，其特征在于，所述第一硅锗材料包括锗浓度梯度，其中所述锗浓度在所述保护层的厚度上从0%增加至约20%。
15.如权利要求11所述的半导体器件，其特征在于，所述保护层具有50至200埃的厚度。
【专利摘要】本发明公开了一种用于半导体的处理工艺，包括：提供衬底；定义该衬底的沟槽开口区域；执行等离子体蚀刻以在该沟槽开口区域处形成沟槽区域；使该衬底经历利用第一多种气态物质的第一外延过程以形成覆盖该沟槽区域的至少第一侧壁和底部的保护层；以及使该衬底和该保护层经历利用第二多种气态物质的第二外延过程以形成覆盖该保护层并且至少部分地位于该沟槽区域内部的填充材料。本发明进一步提供了一种用于消除或减少半导体器件上的位错缺陷并改善器件性能的半导体处理技术。在该处理工艺中，形成覆盖该沟槽区域的至少第一侧壁和底部的保护层的至少一个外延过程对应于形成覆盖该保护层且至少部分地位于该沟槽区域内部的填充材料。
【IPC分类】H01L21-02, H01L21-3065, H01L29-78
【公开号】CN104821336
【申请号】CN201510189718
【发明人】周海锋, 谭俊
【申请人】上海华力微电子有限公司
【公开日】2015年8月5日
【申请日】2015年4月20日