半导体装置的制造方法
【专利说明】半导体装置
[0001][相关申请案]
[0002]本申请案享受以日本专利申请案2014-37565号(申请日:2014年2月27日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种半导体装置。
【背景技术】
[0004]作为电力用半导体装置的一例，有IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)。在IGBT中，为了降低集极电极与射极电极之间的接通电阻，有抑制电洞从η型漂移层排出的方法。该方法中，通过抑制从η型漂移层向射极电极排出的电洞，而使电子的注入量相对地增大，从而降低IGBT的接通电阻。例如，公开了在P型基底层之间设置被沟槽式栅极电极夹着且被电性绝缘的P型层(虚设区域)的构造、即所谓的沟槽式 IEGT(Inject1n Enhanced Gate Transistor,促进注入型闸晶体管)。
[0005]沟槽式IEGT中，在断开时排出存储在虚设区域的过剩电洞。然而，有在元件区域的端部无法有效率地排出电洞的情况。于该情况下，有电流集中在元件区域端部，过大的电流流动而破坏元件之虞。
【发明内容】
[0006]本发明提供一种能够提高破坏耐量的半导体装置。
[0007]实施方式的半导体装置包括:半导体基板，其具有第一面、及与所述第一面对向的第二面；多个第一导电型的第一半导体层，其设置在所述第二面侧的所述半导体基板内部，沿着第一方向延伸，在与所述第一方向正交的第二方向上排列配置，且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，其位于在所述第二方向上相邻的所述第一半导体层之间，并且在从所述第二面朝向所述第一面的方向上的深度比所述第一半导体层浅；第一导电型的第三半导体层，其设置在所述第二面的所述半导体基板内部，配置在所述第一半导体层的所述第一方向的端部，隔着所述栅极绝缘膜被所述栅极层包围，并且在从所述第二面朝向所述第一面的方向上的深度与所述第一半导体层相同；第二导电型的第四半导体层，其设置在所述第二半导体层的所述第二面侧；第一导电型的第六半导体层，其设置在所述第一面；第二导电型的第七半导体层，其设置在所述第一、第二及第三半导体层与所述第六半导体层之间；射极电极，其电连接于所述第三及第四半导体层；以及集极电极，其电连接于所述第六半导体层。
【附图说明】
[0008]图1 (a)及图1 (b)是第一实施方式的半导体装置的示意性俯视图。
[0009]图2是图1 (b)的AA'示意性剖视图。
[0010]图3是图1 (b)的BB'示意性剖视图。
[0011]图4是图1 (b)的CCT示意性剖视图。
[0012]图5(a)及图5(b)是第二实施方式的半导体装置的示意性俯视图。
[0013]图6是图5(b)的DD'示意性剖视图。
【具体实施方式】
[0014]下面，一边参照附图一边说明本发明的实施方式。另外，在下面的说明中，对相同的构件等标注相同的符号，对已说明过一次的构件等适当地省略其说明。另外，在下面的实施方式中，以第一导电型为P型、第二导电型为η型的情况为例进行说明。
[0015]而且，本说明书中，η+型、η型、η_型的记法表示η型的杂质浓度依次降低。同样地，P+型、P型、P—型的记法表示P型的杂质浓度依次降低。
[0016]η型杂质例如为磷⑵或砷(As)。而且，P型杂质例如为硼⑶。
[0017](第一实施方式)
[0018]本实施方式的半导体装置包括:半导体基板，具有第一面、及与第一面对向的第二面；多个第一导电型的第一半导体层，设置在第二面侧的半导体基板内部，沿着第一方向延伸，在与第一方向正交的第二方向上排列配置，且隔着栅极绝缘膜被栅极层包围；多个第一导电型的第二半导体层，位于在第二方向上相邻的第一半导体层之间，且所述第二半导体层在从第二面朝向第一面的方向上的深度比第一半导体层浅；第一导电型的第三半导体层，设置在第二面的半导体基板内部，配置在第一半导体层的第一方向的端部，隔着栅极绝缘膜被栅极层包围，且所述第三半导体层在从第二面朝向第一面的方向上的深度与第一半导体层相同；第二导电型的第四半导体层，设置在第二半导体层的第二面侧；第一导电型的第六半导体层，设置在第一面；第二导电型的第七半导体层，设置在第一、第二及第三半导体层与第六半导体层之间；射极电极，电连接于第三及第四半导体层；以及集极电极，电连接于第六半导体层。
[0019]图1是本实施方式的半导体装置的示意性俯视图。图1(a)是表示半导体装置的整体的图。而且，图1(b)是图1(a)中的圆所示的元件区域端部的放大图。
[0020]图2是图1(b)的AA^示意性剖视图。图3是图1(b)的BB^示意性剖视图。图4是图1 (b)的CCi示意性剖视图。
[0021]本实施方式的半导体装置是沟槽式IEGT，其隔着半导体基板设置射极电极与集极电极，并且具备抑制接通时载子排出的虚设区域。
[0022]如图1(a)所示，本实施方式的IEGT100在中央部设置元件区域50。元件区域50的周围形成有例如保护环等终端构造，用来防止元件区域50的端部的耐压降低。
[0023]如图2所示，本实施方式的半导体装置(IEGT)具备半导体基板10，所述半导体基板10具有第一面、及与第一面对向的第二面。半导体基板10例如为单晶硅。
[0024]如图2所示，在半导体基板10的第二面侧，设置多个P型虚设区域(第一半导体层)16，这些P型虚设区域16被内部具有栅极层12的沟槽14包围且被电性绝缘。栅极层12以在与虚设区域16之间隔着栅极绝缘膜18的方式设置。虚设区域16具备如下功能:抑制IEGT100接通时电洞排出，而有效地促进电子的注入。
[0025]虚设区域16的深度较理想为大于等于沟槽14的深度。通过将虚设区域16的深度设为大于等于沟槽14的深度，可以抑制IEGT100接通时储存在虚设区域16的电洞所导致的虚设区域的电位上升，抑制负电容的产生。
[0026]栅极层12例如为掺杂η型杂质的多晶硅。而且，栅极绝缘膜18例如为硅的热氧化膜。
[0027]如图1(b)所示，虚设区域16沿着第一方向延伸，并且在与第一方向正交的第二方向上排列配置。并且，由沟槽14包围该虚设区域16的周围。虚设区域16为经电性绝缘的状态、即浮动状态。
[0028]而且，如图2所示，在半导体基板10的第二面侧，分别设置虚设区域16及被沟槽14夹着的P型基底区域(第二半导体层)20。基底区域20的深度比虚设区域16、及沟槽14的深度浅。基底区域20作为在IEGT100接通时供电子流动的通道发挥功能。
[0029]而且，如图1(b)及图3所示，在半导体基板10的第二面侧的虚设区域16的第一方向的端部，设置载子排出区域(第三半导体层)22。载子排出区域22被内部具有栅极层12的沟槽14包围。
[0030]载子排出区域22具有与虚设区域16相同的深度。此处，所谓相同的深度，为如下概念:不仅包含深度完全一致的情况，还包含想要实现相同的深度但因制造过程的偏差而产生误差的情况。
[0031]包围载子排出区域22的沟槽14的第一方向的端部如图1(b)所示成为曲线形状。
[0032]如图1 (b)、图3所示，栅极层12被栅极引出层52从包围载子排出区域22的沟槽14的第一方向的端部引出到半导体基板10表面。栅极引出层52与未图示的栅极电极连接。
[0033]如图2所示，IEGT100在基底区域20的第二面侧具备n+型发射极层(第四半导体层)24。发射极层24具备在IEGT接通时注入电子的功能。进而，如图4所示，在基底区域20的第二面侧，与n+型发射极层24相邻地设置P+型基极接点层36。也就是说，n+型发射极层24与P+型基极接点层36在第一方向上交替地设置。
[0034]而且，如图1(b)、图3所示，IEGT100在载子排出区域22的第二面侧具备P+型连接区域(第五半导体层)26。P+型连接区域26的P型杂质浓度比载子排出区域22高。p+型连接区域26具备促进IEGT断开时排出电洞的功能。
[0035]如图2、图3、图4所示，IEGT100在半导体基板10的第一面侧具备P+型集极层(第六半导体层)28。而且，在集极层28与虚设区域16、基底区域20及载子排出区域22之间，设置n_型漂移层(第七半导体层)30。
[0036]如图2、图3、图4所示，IEGT100具备与发射极层24、基底区域20、基极接点层36及连接区域26电连接的射极电极32。而且，该IEGT100具备与集极层28电连接的集极电极34。射极电极32及集极电极34例如为金属。
[0037]在射极电极32与虚设区域16之间设置层间绝缘膜48。层间绝缘膜48例如为硅氧化膜。
[0038]而且，如图1、图3所示，在半导体基板10的第二面侧的元件区域50的第一方向端部，设置P型的第一周边区域(第八