述根据代表本发明另一个实施例的第三实施例的半导体器件的肖特基势皇二极管(SBD)的结构。参考图10，SBD 3主要包括碳化硅衬底80、肖特基电极91、欧姆电极92、互连93和衬垫电极94。
[0093]碳化硅衬底80包括基础衬底81、缓冲层82和半导体层83。基础衬底81由碳化硅构成，并通过包含诸如氮的η型杂质而具有η导电类型。缓冲层82通过外延生长形成在基础衬底81的主表面上。与基础衬底81类似，缓冲层82具有η导电类型。半导体层83形成在与基础衬底81相反的缓冲层82的主表面上。与基础衬底81和缓冲层82类似，半导体层83具有η导电类型。
[0094]肖特基电极91在碳化硅衬底80的主表面上形成为与之接触。对于形成肖特基电极91的金属，可以采用允许与碳化硅衬底80肖特基接触的材料，例如，从由钛(Ti)、钨(W)、钼(Mo)、镍(Ni)、钽(Ta)和金(Au)组成的组中选择的至少一种金属。互连93由诸如Al的导体构成，并形成在肖特基电极91上。
[0095]欧姆电极92在与肖特基电极91相反的碳化硅衬底80的主表面上形成为与之接触。如在第一和第二实施例中，欧姆电极92由TiAlSi合金或NiSi合金构成，并与碳化硅衬底80欧姆接触。衬垫电极94由诸如Al的导体构成并形成在欧姆电极92上。如在第一和第二实施例中，构造欧姆电极92与碳化硅衬底80之间的接触界面(参照图2)。因此，如在第一和第二实施例中，由于欧姆电极92和碳化硅衬底80之间的接触状态，SBD 3实现了抑制电特性变化。
[0096]虽然以根据本发明的半导体器件的实例的方式在第一至第三实施例中描述了MOSFET或SBD，但根据本发明的半导体器件不限制于此。也就是，根据本发明的半导体器件可以是例如结型场效应晶体管(JFET)、绝缘栅双极型晶体管(IGBT)或者P-本征-N(PIN)二极管，并且可以在这种半导体器件的欧姆电极和碳化硅衬底之间的接触界面处形成如图2所示的结构。因此，如在MOSFET或SBD中，在这些半导体器件中，也能抑制由欧姆电极和碳化硅衬底之间的接触状态引起的电特性变化。
[0097]实例
[0098]实施了用于确定根据本发明抑制阈值电压变化的效果的实验。首先，制备根据第一实施例的MOSFET I (实例，参照图1)。然后，测量在施加电压之前的MOSFET I的阈值电压(Vthl)。然后，在源电极40的电压为OV且漏电极50的电压为OV的同时，向栅电极30施加-15V的电压达指定的时间段，在每个施加时间段再次测量阈值电压(Vth2)，由测量结果计算阈值电压的值的变化QVth= Vthl-Vth2)。在这里，参考图11和12描述了阈值电压(Vth)。作为比较实例，制备其中在碳化硅衬底10与源电极40之间的接触界面处未暴露基底表面1C的MOSFET (不具有图2示出的结构的M0SFET)，并进行与上面相同的实验。在厚度方向上切割实例和比较实例中的M0SFET，并用EDX、BF-STEM和HAADF-STEM分析源电极40和碳化硅衬底10之间的接触界面的结构。
[0099]图13示出了在每个施加栅极电压的时间段的阈值电压的值变化的计算结果。在图13中，横坐标表示栅极电压应用时间段(h)，纵坐标表示阈值电压值的变化(AVth(V)K正如图13清楚示出的，与比较实例中的值相比，在实例中，AVth的值(绝对值)显著降低了。从该结果发现，根据本发明中的半导体器件能够有效地抑制阈值电压变化。
[0100]然后研宄了阈值电压的变化和接触界面处的结构之间的关系。图14至19示出了实例中在源电极40和碳化硅衬底10之间的接触界面处的通过EDX (参照图14和17)、BF-STEM照片(参照图15和18)和HAADF-STEM照片(参照图16和19)的Si绘图。图20至22分别示出了在施加电压之前比较实例中在接触界面处的通过EDX (参照图20)、BF-STEM照片(参照图21)和HAADF-STEM照片(参照图22)的Si绘图。图23至25分别示出了在施加电压之后比较实例中在接触界面处的通过EDX (参照图23) ,BF-STEM照片(参照图24)和HAADF-STEM照片(参照图25)的Si绘图。图14至16和图20至25的放大倍数设定为100000，图17至19的放大倍数设定为200000。在通过EDX的绘图中，观察到了硅元素密集的白色区域。
[0101]在施加电压之前的比较实例中，在如图20至22所示的接触界面的周围观察到了硅(Si)的块状物40A，而在施加电压之后的比较实例中，如图23至25所示没有观察到块状物40A。如图14至19所示，在实例的MOSFET中，没有观察到块状物40A，但观察到了在碳化硅衬底10与源电极40的接触界面处暴露的基底表面1C的状态。当观察基底表面1C的高度H时(参照图2)，观察到了 64.5nm和28.7nm(参照图15)和10.3nm和15.0nm (参照图18)的高度。从该结果发现，在施加电压之前和之后的接触界面的硅元素分布状态的变化被认为是由阈值电压的变化引起。另外，发现当获得在碳化硅衬底10与源电极40的接触界面处暴露基底表面1C的更稳定结构时，会缓和阈值电压的变化。
[0102]应该理解，本文公开的实施例和实例在每个方面都仅是示例性的而不是限制性的。本发明的范围是用权利要求项而不是上面描述来限定的，且意指包括在范围内的且意义等效于权利要求项的任何变更。
[0103]工业适用性
[0104]可以将根据本发明的半导体器件有利地应用于实现抑制电特性变化所需的半导体器件。
[0105]附图标记列表
[0106]1、2 MOSFET ；3 SBD ;10、80 碳化硅衬底；10A、10B、11A 主表面；1C 基底表面；11、81基础衬底；12、82缓冲层；13漂移层；14p型体区；15源极区；16接触区；20栅极氧化物膜；30栅电极；40源电极；40A块状物；41源极互连；50漏电极；60层间绝缘膜；70沟槽；70A侧壁表面；70B底表面；83半导体层；91肖特基电极；92欧姆电极；93互连；94衬垫电极高度；L长度。
【主权项】
1.一种半导体器件，包括: 碳化硅衬底，所述碳化硅衬底包括主表面，所述主表面相对于{0001}面具有偏离角；以及 欧姆电极，所述欧姆电极被形成为与所述主表面接触， 其中，在所述碳化硅衬底与所述欧姆电极的接触界面的至少一部分处暴露出基底表面。2.根据权利要求1所述的半导体器件，其中 所述欧姆电极包含N1、Ti和Al中的至少一种金属。3.根据权利要求2所述的半导体器件，其中 所述欧姆电极由TiAlSi合金或NiSi合金构成。4.根据权利要求1至3中的任一项所述的半导体器件，其中 所述基底表面在所述偏离角的方向上的长度为不小于36nm且不大于430nm。5.根据权利要求1至4中的任一项所述的半导体器件，进一步包括: 氧化物膜，所述氧化物膜被形成为与所述碳化硅衬底接触； 栅电极，所述栅电极被形成为与所述氧化物膜接触，使得所述氧化物膜位于所述栅电极和所述碳化硅衬底之间；以及 漏电极，所述漏电极被形成为与所述碳化硅衬底接触，其中 所述欧姆电极是源电极， 所述源电极和所述漏电极被配置为使得能够利用施加到所述栅电极的栅极电压来控制在所述源电极和所述漏电极之间流动的电流， 首次测量的所述半导体器件的第一阈值电压和在向所述半导体器件连续施加应力1000小时之后测量的所述半导体器件的第二阈值电压之间的差在±0.2V以内，并且 施加所述应力是指在所述源电极的电压为OV并且所述漏电极的电压为OV的同时，向所述栅电极施加-15V的所述栅极电压。
【专利摘要】一种MOSFET包括：包括主表面(10A)的碳化硅衬底(10)，该主表面(10A)相对于{0001}面具有偏离角；和形成为与主表面(10A)接触的源电极(40)。在碳化硅衬底(10)与源电极(40)的接触界面的至少一部分处暴露基底表面(10C)。这种构造使得在MOSFET中抑制阈值电压变化。
【IPC分类】H01L29/47, H01L29/417, H01L21/28, H01L29/872, H01L29/12, H01L29/78
【公开号】CN104885199
【申请号】CN201380069381
【发明人】山本裕史, 日吉透, 松川真治
【申请人】住友电气工业株式会社
【公开日】2015年9月2日
【申请日】2013年12月19日
【公告号】DE112013006611T5, WO2014122863A1, WO2014122863A9