(气体))。
[0031]然而，湿式炉氧化工艺导致共源极氧化物层从半导体衬底向外凸起，以提供底面具有凸曲率的上面的共擦除栅极，从而在由共擦除栅极所生成的电场中形成非均匀性(当施加电压时)。电场中的非均匀性会导致较低的击穿电压(Vbd)和可靠性的问题。此外，湿式炉氧化工艺也由于未反应硅中的悬空键而提供劣质氧化物。劣质氧化物增大了介于共源极氧化物层和上面的共擦除栅极之间的界面处的粗糙度，并且会导致擦除电流波动。
[0032]因此，本发明涉及设置在共源极和共擦除栅极之间的具有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，嵌入式闪存单元具有带有共源极区域的半导体衬底，共源极区域通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在位于共源极氧化物层上的共擦除栅极的相对两侧上被设置在第一和第二沟道区域上方。共擦除栅极的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。共源极氧化物的基本平坦的顶面改善了闪存单元的击穿电压和可靠性。
[0033]图1A是嵌入式闪存单元100 (即，集成在包括逻辑元件的集成电路中的非独立的闪存单元)的一些实施例的截面图。
[0034]嵌入式闪存单元100包括半导体衬底102，该半导体衬底具有位于第一漏极区域106a和第二漏极区域106b之间的共源极区域104。沿着半导体衬底102的顶面设置共源极区域104、第一漏极区域106a以及第二漏极区域106b。第一沟道区域105a在共源极区域104和第一漏极区域106a之间延伸。第二沟道区域105b在共源极区域104和第二漏极区域106b之间延伸。在一些实施例中，共源极区域104可以包括重掺杂浓度(例如，大于或等于lE19cnT3)。在一些实施例中，共源极区域104可以包括硼或磷掺杂物。
[0035]包括多个栅极结构的栅极区域107设置在半导体衬底102上方。栅极区域107通过介电层114与半导体衬底102间隔开。在一些实施例中，介电层114可以包括氧化物层(例如，Si02、Ge02、Ga203等)。介电层114将一个或多个栅极结构与沟道区域105a和105b以及共源极区域104电隔离。栅极区域107包括第一数据存储区域108a和第二数据存储区域108b，第一数据存储区域108a和第二数据存储区域108b被配置成共享共源极区域104和上面的共擦除栅极110。
[0036]第一数据存储区域108a包括设置在第一沟道区域105a上方的第一浮置栅极112a。第一浮置栅极112a可以被配置成存储与第一数据状态(例如，“I”或“O”)相关联的电荷。第一浮置栅极112a通过浮置栅极氧化物层114b (设置在半导体衬底102和浮置栅极112a之间的介电层114的一部分)与下面的半导体衬底102间隔开并且通过附加的介电材料118与上面的第一控制栅极116a间隔开。第一选择栅极120a设置在第一浮置栅极112a的第一侧上。共擦除栅极110设置在第一浮置栅极112a的与第一侧相对的第二侧上。附加的介电材料118将第一浮置栅极112a与第一选择栅极120a和共擦除栅极110间隔开。
[0037]第二数据存储区域108b包括设置在第二沟道区域105b上方的第二浮置栅极112b。第二浮置栅极112b可以被配置成存储与第二数据状态相关联的电荷。第二浮置栅极112b通过浮置栅极氧化物层114b与下面的半导体衬底102间隔开并且通过附加的介电材料118与上面的第二控制栅极116b间隔开。第二选择栅极120b设置在第二浮置栅极112b的第一侧上。共擦除栅极110设置在第二浮置栅极112b的与第一侧相对的第二侧上。附加的介电材料118将第二浮置栅极112b与第二选择栅极120b和共擦除栅极110间隔开。
[0038]共源极氧化物层114a (介电层114的设置在共源极区域104和共擦除栅极110之间的一部分)在横向地设置在第一浮置栅极112a和第二浮置栅极112b之间的位置处在共擦除栅极110和共源极区域104之间进行延伸。共源极氧化物层114a被配置成提供介于共擦除栅极110和共源极区域104之间电隔离。共源极氧化物层114a具有弯曲的底面，该底面在界面112处与共源极区域104的顶面邻接。使用原位蒸汽生成(ISSG)工艺形成共源极氧化物层114a，该工艺在半导体衬底102的顶部界面处提供氧和氢自由基，从而导致共源极氧化物层114a具有很小的向上体积膨胀，从而提供具有基本平坦的顶面的共源极氧化物层114a。共源极氧化物层114a的基本平坦的顶面在界面124处与共擦除栅极110的基本平坦的底面邻接。
[0039]与通过湿式炉氧化方法所形成的具有弯曲的顶面的共源极氧化物层相比，共源极氧化物层114a的基本平坦的顶面提供了更好的成品率和可靠性。例如，共源极氧化物层114a的基本平坦的顶面提供了共擦除栅极110的基本平坦的底面，从而防止在向具有弯曲的底面的共擦除栅极施加电压时会发生的电场中的非均匀性的性能降低。
[0040]图1B示出了具有多个嵌入式闪存单元IlOa至IlOf (对应于图1A)的闪存阵列126的示意图。
[0041]闪存阵列126包括多行嵌入式闪存单元(例如，100a、100b、100c等)，多行嵌入式闪存单元与共字线128ax和128bx以及共电源线130a和130b相连接。闪存阵列126还包括多列嵌入式闪存单元(例如，100a、10d等)，多列嵌入式闪存单元与共位线132a至132c相连接。例如，嵌入式闪存单元10a具有与第一字线128?相连接的第一选择栅极(例如，120a)、与第二字线USb1相连接的第二选择栅极(例如，120b)、与电源线130a相连接的源极区域(例如，104a)、与第一共位线132a相连接的第一漏极区域(例如，106a)以及与第二共位线132b相连接的第二漏极区域(例如，106b)。
[0042]在操作期间，通过浮置栅极112和选择栅极120的一系列组合来控制沟道区域105 (例如，105a或105b)内的电荷载流子的传导。例如，可以通过以下步骤对闪存单元100进行编程(写入):向控制栅极116施加高电压以在浮置栅极112和沟道区域105之间形成电场以及向选择栅极120同时施加电压。注入来自沟道区域105的电子作为热载流子穿过浮置栅极氧化物层114b (沿着如图1A所示的线134)以对浮置栅极112进行充电。该注入的电荷改变浮置栅极阈值电压，以表示逻辑“O”状态(而未充电的浮置栅极表示“I”状态)。可以通过向共擦除栅极110施加负电压以通过隧道效应(Fowler-Nordheim tunneling,又称福勒诺德海姆隧道效应)的工艺将存储的电荷从浮置栅极112驱至共擦除栅极110(沿着如图1A所示的线136)来实现擦除闪存单元100。
[0043]一旦编程完毕，可以通过向选择栅极120 (通过字线128)和漏极区域106 (通过位线132)施加参考电压而将共源极区域104接地来读取闪存单元100。例如，施加给字线128的参考电压使选择栅极120和沟道区域105的相关联部分导通。如果浮置栅极被擦除(低阈值状态)且嵌入式闪存单元100输出逻辑“1”，则嵌入式闪存单元100传导电流。然而，如果对浮置栅极112进行编程(高阈值状态)且嵌入式闪存单元100输出逻辑“O”，则嵌入式闪存单元100不导电。
[0044]图2示出了嵌入式闪存单元200的一些更为详细的实施例的截面图。
[0045]闪存单元200包括设置在半导体衬底102上方的介电层114。在各个实施例中，半导体衬底102可以包括硅或其他已知的半导体材料。浮置栅极112a和112b位于介电层114上方。浮置栅极112a和112b可以包括多晶硅、金属、金属硅化物、金属氮化物或诸如氮化硅的具有高陷阱密度的电介质。
[0046]介电层114包括共源极氧化物层114a和浮置栅极氧化物层114b。共源极氧化物层114a设置在共源极区域104和共擦除栅极110之间。浮置栅极氧化物层114b设置在半导体衬底102和浮置栅极112a和112b之间。共源极氧化物层114a的高度随着横向位置而变化。在一些实施例中，共源极氧化物层114a在共擦除栅极110的中心下方的位置处可以具有第一高度H1，该第一高度大于共擦除栅极110的边缘处的第二高度h2。例如，在一些实施例中，第一高度Ii1可以在大约1nm和大约40nm之间的范围内，而第二高度h2可以在大约7nm和大约15nm之间的范围内。
[0047]共源极氧化物层114a由ISSG工艺形成。ISSG工艺在形成期间提供了氧化物层的最小的向上体积膨胀，这导致共源极氧化物层114a具有基本平坦的上表面。由于最小的向上体积膨胀减小了浮置栅极氧化物层114b的在其边缘处的膨胀，所以共源极氧化物层114a的平坦的上表面改善了浮置栅极氧化物层114b的均匀性。在各个实施例中，浮置栅极氧化物层114b可以具有的厚度在浮置栅极112的外边缘和浮置栅极112的中心之间变化介于大约3nm至4nm之间。例如，浮置栅极氧化物层114b在浮置栅极112a和112b的边缘处可以具有的第三高度h3在大约Ilnm和12nm之间的