范围内，并且在浮置栅极112a和112b的中心处可以具有的第四高度比在大约7nm和9nm之间的范围内。由于用于对浮置栅极112a和112b进行编程的电荷载流子从下面的沟道区域105a和105b被注入到浮置栅极112JP 112b中，所以浮置栅极氧化物层114b的高度均匀性提供了浮置栅极112a和112b的精确编程。
[0048]由于共源极氧化物层114a的密度和低缺陷水平，共源极氧化物层114a (通过ISSG工艺形成)可以进一步与使用湿式炉氧化工艺所形成的氧化物层区分开。例如，共源极氧化物层114a比使用湿式炉氧化工艺所形成的氧化物层具有更大的密度。共源极氧化物层114a的较大密度允许更薄的共源极氧化物层114a提供介于共擦除栅极110和共源极区域104之间的电隔离。例如，在一些实施例中，共源极氧化物层114a被配置成提供的击穿电压与使用湿式炉氧化工艺所形成氧化物(其厚度是共源极氧化物层114a的两倍)的击穿电压类似。
[0049]共源极氧化物层114a与使用湿式炉氧化工艺所形成的氧化物层相比还包括更少的缺陷。例如，由于共源极氧化物层114a覆盖共源极区域104，所以用于形成共源极氧化物层114a的氧化工艺将消耗来自共源极区域104的掺杂的半导体材料。由湿式炉氧化工艺生成的氧化物具有来自共源极区域104的掺杂杂质(例如，磷酸盐、硼、砷等)，从而降低了氧化物的击穿电压。由于ISSG工艺在形成氧化物期间去除了这种掺杂杂质(例如，通过在高温下燃烧掉掺杂杂质)，所以共源极氧化物层114a具有较低浓度的这种杂质。由于非反应性硅(即，不被氧化的硅)，共源极氧化物层114a也包括更少的缺陷。
[0050]控制栅极116a和116b设置在浮置栅极112a和112b上方，而选择栅极120a和120b分别设置为紧邻浮置栅极112a和112b。控制栅极116a和116b以及选择栅极120a和120b被配置成控制存储在邻近的浮置栅极112a和112b中的数据状态。在一些实施例中，间隔件结构202可以设置在控制栅极116和浮置栅极112之间、控制栅极116和共擦除栅极110之间以及控制栅极116和选择栅极120之间。例如，间隔件结构202可以包括介电材料，诸如氮化硅、氧化硅、正硅酸乙酯(TEOS)或高温氧化物(HTO)。
[0051]浮置栅极112、控制栅极116、共擦除栅极110以及选择栅极120通过设置在半导体衬底102上方的附加的介电材料118间隔开。在一些实施例中，间隔件结构202也可以设置在控制栅极116和选择栅极120、共擦除栅极110以及浮置栅极112之间。
[0052]在一些实施例中，设置在控制栅极116和共擦除栅极110之间的第一间隔件结构202a的厚度h大约等于介于控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2。在一些实施例中，第一间隔件结构202a的厚度h小于介于控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2。在一些实施例中，控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2小于介于浮置栅极112和共擦除栅极110之间的附加的介电材料118的厚度t3。
[0053]在一些实施例中，覆盖层204可以设置在控制栅极116a和116b上方。覆盖层204可以包括能够在制造闪存单元200期间图案化控制栅极116a和116b的硬掩模材料。在一些实施例中，保护涂层206可以设置在附加的介电材料118上方。保护涂层206可以包括诸如氧化硅、氮化硅或它们的组合的介电层。
[0054]虽然在闪存单元的背景下在图1A至图2中描述了共源极氧化物层114a(通过ISSG工艺形成)，但是应该理解，所公开的共源极氧化物层并不限于这种应用。相反，所公开的共源极氧化物层可以应用于氧化物层覆盖着重掺杂区域(例如，具有掺杂浓度大于或等于大约1E19的区域)的任何器件。由于低缺陷的共源极氧化物层会减少通常出现在这种重掺杂区域之上的缺陷的数量(例如，通过ISSG工艺所形成的高密度、低缺陷的共源极氧化物层会燃烧掉缺陷，从而提供具有改善的隔离的氧化物)，所以使用重掺杂区域上方的高密度、低缺陷的共源极氧化物层改善了共源极氧化物层的隔离，。
[0055]图3是形成具有使用原位蒸汽生成(ISSG)工艺所生成的共源极氧化物层的存储单元(例如，嵌入式闪存单元)的方法300的一些实施例的流程图。
[0056]虽然下面将所公开的方法300示出和描述为一系列的步骤或事件，但是应该理解，这些步骤或事件的所示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或除了在此示出和/或描述的步骤或事件之外，其他步骤或事件还会同时发生。此外，实现在此的描述的一个或多个方面或实施例不一定需要所有示出的步骤。另外，可以在一个或多个单独的步骤和/或阶段中实施在此描述的一个或多个步骤。
[0057]在步骤302中，在半导体衬底内形成源极区域和漏极区域。半导体衬底可以包括任何类型的半导体主体(例如，硅、硅锗、绝缘体上硅)，诸如，半导体晶圆和/或一个或多个晶圆上管芯以及任意其他类型的半导体和/或与其相关的外延层。共源极区域可以包括重掺杂的源极区域(例如，具有的掺杂浓度大于或等于lE19cnT3)。可以通过将掺杂物种类选择性地注入半导体衬底来形成源极和漏极区域。在一些实施例中，可以在注入之后实施高温扩散以将掺杂物种类驱至半导体衬底中。
[0058]在一些使用方法300形成嵌入式闪存单元的实施例中，源极区域可以包括在半导体衬底内的横向地位于第一漏极区域和第二漏极区域之间的位置处形成的共源极区域。
[0059]在步骤304处，可以在半导体衬底上方形成薄氧化物层。在一些实施例中，薄氧化物层可以包括核心氧化物层(例如，具有的厚度在5nm和1nm之间的范围内)，在与嵌入式闪存单元相同的集成电路上形成逻辑器件的过程中使用该核心氧化物层。在其他实施例中，薄氧化物层可以包括通过将半导体衬底暴露于周围环境所形成的原生氧化物(例如，具有的厚度在Inm和2nm之间的范围内)。
[0060]在步骤306处，可以在薄氧化层上方形成位于共源极区域的相对两侧上第一浮置栅极和第二浮置栅极。
[0061]在步骤308处，实施原位蒸汽生成(ISSG)工艺以在共源极区域上面的位置处形成具有基本平坦的顶面的共源极氧化物层。在各个实施例中，根据半导体衬底的材料，共源极氧化物层可以包括氧化硅(S12)、氧化锗(GeO2)、氧化镓(Ga2O3)或一些其他氧化物。ISSG工艺是低压快速热氧化工艺，其中氢气和氧气被引入到保持降低的压力的处理室中，以在加热的半导体衬底的表面处形成蒸汽(例如，水蒸汽H2O)。ISSG工艺通过硅和氧与半导体衬底的界面氧化形成共源极氧化物层，从而导致生成的氧化物层在半导体衬底内膨胀至更大的深度，同时保持与半导体衬底相对的基本平坦的顶面。
[0062]在步骤310处，在共源极氧化物层上形成具有基本平坦的底面的栅极结构。共擦除栅极的基本平坦的底面邻接共源极氧化物层的基本平坦的顶面。在一些实施例中，可以通过汽相沉积技术(例如，化学汽相沉积，物理汽相沉积等)沉积共擦除栅极。在一些实施例中，栅极结构可以包括位于横向地设置在第一漏极区域和第二漏极区域之间的共源极区域上方的共擦除栅极。
[0063]在步骤312处，可以在第一和第二浮置栅极上方形成第一和第二控制栅极。第一控制栅极形成在第一浮置栅极上方，而第二控制栅极形成在第二浮置栅极上方。在一些实施例中，可以通过汽相沉积技术形成第一和第二选择栅极。在一些实施例中，可以在实施ISSG工艺(步骤308)之前形成第一和第二控制栅极。
[0064]在步骤314处，可以紧邻第一和第二浮置栅极形成第一和第二选择栅极。沿着浮置栅极的与共擦除栅极相对的一侧形成第一选择栅极(与第一字线相连接)，并且沿着浮置栅极的与共擦除栅极相对的一侧形成第二选择栅极(与第二字线相连接)。在一些实施例中，可以通过汽相沉积技术形成第一和第二选择栅极。
[0065]图4和图5示出了与形成具有使用原位蒸汽生成(ISSG)工艺所生成的共源极氧化物层的嵌入式闪存单元的示例性方法相对应的截面图的一些实施例。
[0066]图4示出了原位蒸汽生成(ISSG)工艺(与步骤308相对应)的一些实施例的截面图400。
[0067]如截面图400所示，半导体衬底102被提供至位于处理室402内的支撑结构404。半导体衬底102包括设置在第一漏极区域106a和第二漏极区域106b之间的共源极区域104。薄氧化物层406 (例如，核心氧化物或原生氧化物)可以在半导体衬底102的顶面上设置在共源极区域104上面的位置处。在一些实施例中，处理室402包括冷壁快速热退火(RTP)处理室。在一些实施例中，处理室402具有的第一压力在大约I托尔和大约20托尔之间的范围内。
[0068]氢气源408和氧气源410与处理室402连通。氢气源408被配置成向没有预燃烧的处理室402提供氢气(H2)。氧气源被配置成向没有预燃烧的处理室402提供氧气(O2)。在一些实施例中，氢气源408和氧气源410与保持在大于第一压力的第二压力下的混合罐412相连接。混合罐412通过入口 414与处理室402相连接。H2和O2气体在输入到处