一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种制作CMOS的方法。
【背景技术】
[0002]对于互补金属-氧化物半导体(CMOS)而言，通过在其PMOS部分的源/漏区中形成嵌入式锗硅来进一步提升PMOS部分的性能是具有20nm以下节点的制造工艺通常采用的技术。所述嵌入式锗硅可以施加单轴压应力于PMOS部分的沟道区，从而提高PMOS部分的沟道区的载流子迁移率。与此相对应，在CMOS的NMOS部分的源/漏区中形成嵌入式碳硅来进一步提升NMOS部分的性能。所述嵌入式碳硅可以施加单轴拉应力于NMOS部分的沟道区，从而提高NMOS部分的沟道区的载流子迁移率。
[0003]对于现有技术而言，出于工艺复杂度的考量，通常是先在NMOS部分的源/漏区中形成嵌入式碳硅，再在PMOS部分的源/漏区中形成嵌入式锗硅。由于形成嵌入式锗硅需要采用高温，同时需要使用大量的氢气，因此，会对NMOS部分的低掺杂源/漏区以及将低掺杂源/漏区包裹住的袋状区中的掺杂离子的激活度造成负面影响，加剧NMOS部分的短沟道效应，还会引起嵌入式碳硅中的碳含量的降低，进而造成嵌入式碳硅对NMOS部分的沟道区施加的单轴拉应力的减弱，最终导致NMOS部分的性能的下降。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供具有NMOS区和PMOS区的半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有偏移侧墙；实施第一低掺杂离子注入，以在所述PMOS区中形成第一低掺杂源/漏区；在所述PMOS区上的偏移侧墙的两侧形成侧墙，在所述PMOS区的将要形成源/漏区的部分中形成嵌入式锗硅层；实施第二低掺杂离子注入，以在所述NMOS区中形成第二低掺杂源/漏区；在所述NMOS区上的偏移侧墙的两侧形成侧墙，在所述NMOS区的将要形成源/漏区的部分中形成嵌入式碳硅层；去除伪栅极结构，分别在NMOS区和PMOS区上形成第一高k-金属栅极结构和第二高k-金属栅极结构。
[0006]进一步，所述伪栅极结构包括自下而上层叠的牺牲栅介电层和牺牲栅电极层。
[0007]进一步，所述偏移侧墙由氧化物、氮化物或者二者的组合构成。
[0008]进一步，在所述第一低掺杂离子注入之后，还包括实施第一袋状区离子注入的步骤，以在所述PMOS区中形成将所述第一低掺杂源/漏区包裹住的第一袋状区；在所述第二低掺杂离子注入之后，还包括实施第二袋状区离子注入的步骤，以在所述NMOS区中形成将所述第二低掺杂源/漏区包裹住的第二袋状区。
[0009]进一步，在实施第一低掺杂离子注入之前或者同时以及在实施第二低掺杂离子注入之前或者同时，还包括实施预非晶化注入的步骤，以降低短沟道效应。
[0010]进一步，在所述嵌入式锗硅层和所述嵌入式碳硅层的顶部形成有帽层。
[0011]进一步，在去除所述伪栅极结构之前，还包括下述步骤:去除所述侧墙，实施应力记忆过程；在所述半导体衬底上形成覆盖所述伪栅极结构的接触孔蚀刻停止层；在所述接触孔蚀刻停止层上形成层间介电层；执行化学机械研磨依次研磨所述层间介电层和所述接触孔蚀刻停止层，直至露出所述伪栅极结构的顶部。
[0012]进一步，所述第一高k_金属栅极结构包括自下而上层叠的界面层、高k介电层、覆盖层、阻挡层、第一功函数设定金属层、浸润层和金属栅极材料层；所述第二高k_金属栅极结构包括自下而上层叠的所述界面层、所述高k介电层、所述覆盖层、所述阻挡层、第二功函数设定金属层、所述浸润层和所述金属栅极材料层。
[0013]进一步，所述第一功函数设定金属层的构成材料为适用于所述NMOS的金属材料，包括一层或多层金属或金属化合物；所述第二功函数设定金属层的构成材料为适用于所述PMOS的金属材料,包括一层或多层金属或金属化合物。
[0014]进一步，所述半导体器件为CMOS。
[0015]根据本发明，先在PMOS区形成低掺杂源/漏区和袋状区以及嵌入式锗硅层，再在NMOS区形成低掺杂源/漏区和袋状区以及嵌入式碳硅层，相对于现有技术而言，可以避免在后形成嵌入式锗硅层时的高温工艺以及氢气氛围对在先形成的位于NMOS区的低掺杂源/漏区和袋状区以及嵌入式碳硅层的负面影响，确保NMOS的性能不受影响。
【附图说明】
[0016]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0017]附图中:
[0018]图1A-图1L为根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图；
[0019]图2为根据本发明示例性实施例的方法依次实施的步骤的流程图。
【具体实施方式】
[0020]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0021]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的制作CMOS的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0022]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0023][示例性实施例]
[0024]下面，参照图1A-图1L和图2来描述根据本发明示例性实施例的方法制作CMOS的详细步骤。
[0025]参照图1A-图1L，其中示出了根据本发明示例性实施例的方法依次实施的步骤所分别获得的器件的示意性剖面图。
[0026]首先，如图1A所示，提供半导体衬底100，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI )、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。半导体衬底100中形成有核心区(Core Area)和外围区(Periphery Area),为了简化，图示中仅示出核心区，除了在外围区形成的栅极氧化物层的厚度要大于在核心区形成的栅极氧化物层的厚度之外，实施于所述两个区域的其它工艺步骤完全相同。半导体衬底100中形成有隔离结构101，作为示例，隔离结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，在本实施例中，隔离结构101为浅沟槽隔离结构。隔离结构101将半导体衬底100的核心区分为NMOS区和PMOS区。半导体衬底100中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0027]接下来，采用热氧化工艺在半导体衬底100的表面形成氧化物层102a。
[0028]接着，如图1B所示，减薄位于半导体衬底100的核心区的表面上的氧化物层102a，使其厚度达到伪栅极介电层厚度的要求。实施所述减薄包括以下