ad1 Frequency，RF)元件、振荡器(oscillator)、微机电系统、感测元件或其他适合的电子元件。
[0023]在本实施例中，第二装置基底200的尺寸大于第三装置基底300的尺寸且小于第一装置基底100的尺寸。再者，当第二装置基底200的尺寸足够大时，可在第二装置基底200的第二表面200b上设置一个以上具有不同集成电路功能的第三装置基底300。再者，当第一装置基底100的尺寸足够大时，可在第一装置基底100上设置一个以上具有不同集成电路功能的第二装置基底200。
[0024]绝缘层400覆盖第一装置基底100、第二装置基底200及第三装置基底300，且绝缘层400内具有多个开口 420。在本实施例中，开口 420对应于第一装置基底100内的第一接合垫130。在本实施例中，绝缘层400可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁稀(butylcyclobutene, BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fIuorocarbons)、丙稀酸酯(acrylates))或其他适合的绝缘材料。
[0025]第一凸块370设置于绝缘层400内的开口 420的底部下方，且开口 420暴露出第一凸块370。在本实施例中，第一凸块370对应设置于第一装置基底100内的第一接合垫130上，并与其电性连接。在本实施例中，第一凸块370为接合球。在其他实施例中，第一凸块370也可为导电柱或其他适合的导电结构。在本实施例中，第一凸块370可包括金或其他适合的导电材料。
[0026]多个导电结构380设置于绝缘层400内，其分别将第二装置基底200内的第二导电垫240及第三装置基底300内的第三导电垫340电性连接至第一装置基底100内对应的第一导电垫140。举例来说，其中一个导电结构380设置于对应的第一导电垫140及第二导电垫240上，并使元件区110及210内的电子元件彼此电性连接。再者，另一个导电结构380设置于对应的第一导电垫140及第三导电垫340上，并使元件区110及310内的电子元件彼此电性连接。在本实施例中，导电结构380由设置于导电垫上的接合球(bondingball)及延伸于接合球之间的接线(wire)所构成。再者，导电结构380可包括金或其他适合的导电材料。在一实施例中，第一凸块370的材料相同于导电结构380的材料。
[0027]图案化的重布线层440设置于绝缘层400上，且填入绝缘层400的开口 420内，以经由开口 420电性连接至位于开口 420底部下方的第一凸块370。在本实施例中，重布线层440填满绝缘层400的开口 420。在其他实施例中，重布线层440可顺应性设置于开口 420的侧壁及底部，而未填满绝缘层400的开口 420。在一实施例中，重布线层440可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
[0028]一钝化保护(passivat1n)层460设置于重布线层440及绝缘层400上，且具有多个开口 480，暴露出位于绝缘层400上的重布线层440的一部分。在本实施例中，钝化保护层460可包括环氧树脂、绿漆(solder mask)、无机材料(例如，氧化娃、氮化娃、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他适合的绝缘材料。
[0029]多个第二凸块500对应地设置于钝化保护层460的开口 480内，以直接接触暴露出的重布线层440，而与重布线层440电性连接。在本实施例中，第二凸块500可排列为一矩阵(未绘示)，以利于后续能提供稳固的接合。可以理解的是，导电结构380、第一凸块370及第二凸块500的位置取决于设计需求而不限定于此。
[0030]在本实施例中，第二凸块500可为凸块(例如，接合球或导电柱)或其他适合的导电结构，且可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。举例来说，第二凸块500可为焊球(solder ball)。在一实施例中，第一凸块370及第二凸块500皆为接合球，且第二凸块500的尺寸大于第一凸块370的尺寸。在一实施例中，第二凸块500的材料不同于第一凸块370的材料。
[0031]请参照图2及3，其绘示出根据本发明不同实施例的晶片封装体的剖面示意图，其中相同于前述图1E的实施例的部件使用相同的标号并省略其说明。图2中的晶片封装体的结构类似于图1E中的晶片堆叠封装体的结构，差异在于图2中的第一装置基底100内不具有图1E中的第一接合垫130，而第二装置基底200内具有两个第二接合垫230及两个第二导电垫240，其可分别通过第二装置基底200内的内连线结构(如虚线250及260所示)而与元件区210内的电子元件电性连接，且第二接合垫230的结构类似于第一接合垫130的结构。再者，图2中的两个第一凸块370对应设置于第二装置基底200内的两个第二接合垫230上，并与其电性连接。
[0032]图2中的第三装置基底300内具有两个第三导电垫340通过第三装置基底300的内连线结构(如虚线360所示)而与元件区310内的电子元件电性连接。再者，绝缘层400内包括三个导电结构380，其分别将第一装置基底100内的两个第一导电垫140、第二装置基底200内的两个第二导电垫240及第三装置基底300内的两个第三导电垫340的其中两者彼此电性连接。
[0033]再者，图3中的晶片封装体的结构类似于图2中的晶片堆叠封装体的结构，差异在于图3中的第一装置基底100内具有一个第一接合垫130，且一个第一凸块370设置于第一装置基底100内的第一接合垫130上并与其电性连接，而另一个第一凸块370设置于第二装置基底200内的第二接合垫230上并与其电性连接。可以理解的是，上述实施例中接合垫、导电垫及导电结构的位置及数量仅为范例说明，本发明并未局限于此。
[0034]根据本发明的上述实施例，可将多个不同尺寸的装置基底/晶片彼此垂直堆叠而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸，进而能够进一步缩小电子产品的尺寸。
[0035]以下配合图1A至IE说明本发明一实施例的晶片封装体的制造方法，其中图1A至IE是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
[0036]请参照图1A，提供一第一装置基底100。第一装置基底100包括多个晶片区。在一实施例中，第一基底100可为一硅基底或其他半导体基底。举例来说，第一基底100可为一硅晶圆，以利于进行晶圆级封装制程。
[0037]在本实施例中，第一装置基底100的每一晶片区内具有一个或一个以上的第一接合垫及第一导电垫，其可邻近于第一装置基底100的上表面。为简化图式，此处仅绘示出第一装置基底100的单一晶片区120以及位于其中的两个第一接合垫130及两个第一导电垫140。在一实施例中，第一接合垫130及第一导电垫140可为单层导电层或具有多层的导电层结构。此处，仅以单层导电层作为范例说明。
[0038]在本实施例中，每一晶片区120的第一装置基底100内包括一元件区110，且元件区110内可包括一电子元件(未绘示)。在一实施例中，元件区110内的电子元件可通过第一装置基底100内的内连线结构而与第一接合垫130及第一导电垫140电性连接。为简化图式，此处仅以虚线150及160分别表示第一接合垫130及第一导电垫140与元件区110之间的内连线结构。
[0039]接着，在每一晶片区120内的第一装置基底100上提供一第二装置基底200及一第三装置基底300。举例来说，可通过粘着层(未绘示)分别将第二装置基底200的一第一表面200a贴附于第一装置基底100的上表面上，且将第三装置基底300贴附于第二装置基底200相对于第一表面200a的一第二表面200b上。
[0040]在一实施例中，第二装置基底200可为一硅基底或其他半导体基底。在本实施例中，第二装置基底200内包括一个或一个以上的第二导电垫240，其可邻近于第二表面200bο再者，第二导电垫240的结构类似于第一导电垫14