刻胶，注入的N型离子可以是砷离子(As)、磷离子(P)。在进行N型离子注入时，可以只注入砷离子(As)、可以只注入磷离子(P)、还可以注入砷离子(As)与磷离子(P)的混合离子。本实施例对此不作限定。采用干法刻蚀法去除第二掩膜材料，例如反应离子刻蚀(Reactive 1n Etching,简称RIE)、感应稱合等离子体(Inductively Coupled Plasma,简称ICP),去除第二掩膜材料。或者采用湿法刻蚀法去除第二掩膜材料，例如采用氢氟酸等的酸性溶液、例如氢氧化钾等的碱性溶液，本实施例对此不作限定。
[0048]步骤105、在ESD 二极管的多晶硅基底8上，涂覆第三掩膜材料，注入P型离子，以形成ESD 二极管的P型区11，去除第三掩膜材料，形成如图9所示的图案。
[0049]具体地，第三掩膜材料可以是光刻胶，注入的P型离子可以是硼离子(B)，采用干法刻蚀法去除第三掩膜材料，例如反应离子刻蚀(Reactive 1n Etching,简称RIE)、感应稱合等离子体(Inductively Coupled Plasma,简称ICP),去除第三掩膜材料,或者采用湿法刻蚀法去除第三掩膜材料，例如采用氢氟酸等的酸性溶液、例如氢氧化钾等的碱性溶液，本实施例对此不作限定。
[0050]需要说明的是，步骤104与步骤105之间没有先后顺序，可以先执行步骤104再执行步骤105，也可以先执行步骤105再执行步骤104。本实施例对此不作限定。
[0051]本实施例，通过利用制作沟槽型VDMOS栅极所沉积的多晶硅同时制作ESD 二极管的基底，缩短了生产周期、降低了工艺成本，解决了现有技术中，在沟槽型VDMOS栅极上制作ESD 二极管生产周期长，工艺成本高的技术问题。
[0052]图10为本发明在沟槽型VDMOS中制作防静电结构的方法实施例二的流程图。本发明实施例二是在实施例一基础上的一个优选实施例。如图10所示，本实施例的方法可以包括:
[0053]步骤201、在沟槽刻蚀后进行栅氧氧化生长和多晶硅沉积。
[0054]步骤202、在多晶硅表面涂覆第一掩膜材料。
[0055]步骤203、采用刻蚀法刻蚀多晶硅，去除第一掩膜材料，以在栅氧表面形成ESD 二极管的多晶5圭基底。
[0056]具体地,步骤201至步骤203均与实施例一相同,此处不再赘述。
[0057]步骤204、在沟槽型VDMOS衬底的下半部分涂覆掩膜材料，在沟槽型VDMOS衬底的上半部分P型离子，去除掩膜材料，做热驱入，以形成沟槽型VDMOS的阱区，形成如图11所示的图案。
[0058]具体地，在执行步骤205之前，还执行步骤204。其中，注入的P型离子可以是硼离子(B)。
[0059]步骤205、在ESD 二极管的多晶硅基底上以及沟槽型VDMOS衬底上，涂覆第二掩膜材料，注入N型离子，以形成ESD 二极管的N型区以及沟槽型VDMOS的源区，去除第二掩膜材料，形成如图12所示的图案。
[0060]具体地，在制作ESD 二极管N型区10的同时制作沟槽型VDMOS的源区13。其中，注入的N型离子可以是砷离子(As)或者磷离子(P)。在进行离子注入时，可以只注入砷离子(As)、可以只注入磷离子(P)、还可以注入砷离子(As)与磷离子(P)的混合离子。
[0061]步骤206、在ESD 二极管的多晶硅基底上以及沟槽型VDMOS衬底上，涂覆第三掩膜材料，注入P型离子，以形成ESD 二极管的P型区以及沟槽型VDMOS的深阱区，去除第三掩膜材料，形成如图13所示的图案。
[0062]具体地，在制作ESD 二极管P型区11的同时制作沟槽型VDMOS的深阱区14。其中，注入的P型离子可以是硼离子(B)。
[0063]需要说明是，步骤205与步骤206之间没有先后顺序，可以先执行步骤205再执行步骤206，也可以先执行步骤206再执行步骤205。本实施例对此不作限定。
[0064]本实施例，通过同时制作ESD 二极管的N型区与沟槽型VDMOS的源区，以及同时制作ESD 二极管的P型区与沟槽型VDMOS的深阱区，进一步缩短了生产周期。
[0065]最后应说明的是:以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
【主权项】
1.一种在沟槽VDMOS中制作防静电结构的方法，其特征在于，包括: 在沟槽刻蚀后进行栅氧氧化生长和多晶硅沉积； 在多晶硅表面涂覆第一掩膜材料； 采用刻蚀法刻蚀多晶硅，去除所述第一掩膜材料，以在栅氧表面形成ESD 二极管的多晶石圭基底； 在ESD 二极管的多晶硅基底上，涂覆第二掩膜材料，注入N型离子，以形成ESD 二极管的N型区，去除所述第二掩膜材料； 在ESD 二极管的多晶硅基底上，涂覆第三掩膜材料，注入P型离子，以形成ESD 二极管的P型区，去除所述第三掩膜材料。2.根据权利要求1所述的方法，其特征在于，采用干法刻蚀法或者湿法刻蚀法刻蚀所述第一掩膜材料。3.根据权利要求1所述的方法，其特征在于，采用干法刻蚀法或者湿法刻蚀法刻蚀所述第二掩膜材料。4.根据权利要求1所述的方法，其特征在于，采用干法刻蚀法或者湿法刻蚀法刻蚀所述第三掩膜材料。5.根据权利要求1-4任一项所述的方法,其特征在于，所述第一掩膜材料为光刻胶，米用光刻法刻蚀多晶石圭O6.根据权利要求1-4任一项所述的方法，其特征在于，所述第二掩膜材料为光刻胶。7.根据权利要求1-4任一项所述的方法，其特征在于，所述第三掩膜材料为光刻胶。8.根据权利要求1-4任一项所述的方法，其特征在于，所述N型离子为砷离子或者磷离子。9.根据权利要求1-4任一项所述的方法，其特征在于，所述P型离子为硼离子。
【专利摘要】本发明提供一种在沟槽型VDMOS中制作防静电结构的方法。本发明在沟槽型VDMOS中制作防静电结构的方法，包括：在沟槽刻蚀后进行栅氧氧化生长和多晶硅沉积；在多晶硅表面涂覆第一掩膜材料，刻蚀多晶硅后去除第一掩膜材料，以在栅氧表面形成ESD二极管的多晶硅基底；在ESD二极管的多晶硅基底上，涂覆第二掩膜材料，注入N型离子，以形成ESD二极管的N型区，去除第二掩膜材料；在ESD二极管的多晶硅基底上，涂覆第三掩膜材料，注入P型离子，以形成ESD二极管的P型区，去除第三掩膜材料。本发明，通过利用制作沟槽型VDMOS栅极所沉积的多晶硅制作ESD二极管的基底，解决了现有技术中，在沟槽型VDMOS栅极上制作ESD二极管生产周期长，工艺成本高的技术问题。
【IPC分类】H01L21/336
【公开号】CN105185709
【申请号】CN201410231863
【发明人】闻正锋, 马万里, 赵文魁
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2015年12月23日
【申请日】2014年5月28日