半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及半导体器件的形成方法。
【背景技术】
[0002]集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOSFET, Metal-Oxide-Semiconductor Field-Effect Transistor) 0 随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，如何解决半导体器件漏电流大的问题是当前极具挑战性的问题之一。
[0003]半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极材料，以避免高k栅介质材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。
[0004]尽管高k栅介质材料以及金属栅电极材料的引入，在一定程度上能够减小半导体器件的漏电流，然而现有技术中半导体器件的电学性能和可靠性仍有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件的形成方法，在不增加热预算的条件下，提高层间介质层的致密度以及栅介质层的性能，从而提高半导体器件的电学性能和可靠性。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底表面形成有伪栅结构；在所述伪栅结构两侧的衬底内形成掺杂区；在所述衬底表面以及伪栅结构表面形成层间介质层；对所述层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除所述伪栅结构直至暴露出衬底表面，在所述层间介质层内形成凹槽；在所述凹槽底部的衬底表面形成栅介质层；对所述栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。
[0007]可选的，所述第二步退火处理的退火时长小于第一步退火处理的退火时长，且所述第二步退火处理的退火温度大于第一步退火处理的退火温度。
[0008]可选的，所述第一步退火处理的工艺参数为:退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒。
[0009]可选的，所述第二步退火处理的工艺参数为:退火温度为1100度至1300度，退火时长为0.05晕秒至10晕秒。
[0010]可选的，采用流动性化学气相沉积工艺或高纵宽比化学气相沉积工艺形成所述层间介质层。
[0011]可选的，所述高纵宽比化学气相沉积工艺的工艺参数为:反应气体包括硅源气体和氧源气体，其中，娃源气体流量为20sccm至2000sccm,氧源气体流量为1sccm至100sccm,反应腔室压强为I毫托至50托，反应腔室温度为450度至800度。
[0012]可选的，在第一步退火处理之前，所述层间介质层覆盖于伪栅结构顶部表面；在第一步退火处理之后，还包括步骤:去除高于伪栅结构顶部表面的层间介质层，使层间介质层顶部与伪栅结构顶部表面齐平。
[0013]可选的，所述栅介质层包括:位于凹槽底部的界面层、位于界面层表面以及凹槽侧壁表面的高k栅介质层。
[0014]可选的，所述高k栅介质层的材料为相对介电常数大于氧化硅的相对介电常数的材料。
[0015]可选的，所述高k栅介质层的材料为LaO、A10、BaZrO, HfS1, HfZrO, HfZrON,HfLaO, HfS1N, LaS1, AlS1, HfTaO, HfT1, Al2O3, Si3N4 或钛酸锶钡。
[0016]可选的，还包括步骤:在所述栅介质层表面形成栅导电层，且所述栅导电层填充满所述凹槽。
[0017]可选的，所述栅导电层的材料为Al、Cu、Ag、Au、Pt、N1、T1、TiN、TaN、Ta、TaC、TaSiN、W、WN 或 WSi。
[0018]可选的，在形成掺杂区之前，在所述伪栅结构侧壁形成侧墙。
[0019]可选的，在形成所述掺杂区之前，还包括步骤:刻蚀所述伪栅结构两侧部分厚度的衬底形成开口 ；采用选择性外延工艺形成填充满所述开口的应力层。
[0020]可选的，所述应力层的材料为SiGe、SiC、SiGeB或SiCP。
[0021]可选的，所述应力层的材料为SiGeB时,B原子浓度为lE18atom/cm3至3E20atom/cm3 ;所述应力层的材料为SiCP时，P原子浓度为lE15atom/cm3至5E18atom/cm3。
[0022]可选的，所述掺杂区的掺杂离子为N型离子或P型离子。
[0023]可选的，形成的半导体器件为平面半导体结构或鳍式场效应管。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明实施例中，在伪栅结构两侧的衬底内形成掺杂区；在衬底表面以及伪栅结构表面形成层间介质层；对层间介质层以及掺杂区进行第一步退火处理，提高层间介质层的致密度，且第一次激活掺杂区的掺杂离子；去除伪栅结构形成凹槽；在凹槽底部形成栅介质层；对栅介质层以及掺杂区进行第二步退火处理，第二次激活掺杂区的掺杂离子。本发明实施例在对掺杂区进行第一步退火处理的同时对层间介质层进行第一步退火处理，在对掺杂区进行第二步退火处理的同时对栅介质层进行第二步退火处理，有效的减少了热预算，避免了对层间介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，避免了对栅介质层进行退火处理的工艺造成掺杂区的掺杂离子过度扩散，且在经历第一步退火处理后提高了层间介质层的性能，在经历第二步退火处理后提高了栅介质层的性能，降低刻蚀工艺对层间介质层的刻蚀速率，提高了形成的半导体器件的电学性能和可靠性。
[0026]并且，本发明实施例对层间介质层进行第一步退火处理的退火温度与对掺杂区进行第一步退火处理的退火温度相同，与现有技术相比，层间介质层经历的退火温度更高，形成的层间介质层的致密度更好。同时，本发明实施例对栅介质层进行第二步退火处理的退火温度与对掺杂区进行第二步退火处理的退火温度相同，与现有技术相比，栅介质层经历的退火温度更高，形成的栅介质层的性能更优良，从而提高半导体器件的电学性能和可靠性。
[0027]进一步，本发明实施例中，第二步退火处理的退火时长小于第一步退火处理的退火时长，减小了第二步退火处理过程中掺杂区掺杂离子扩散能力，有效的避免在第二步退火处理过程中掺杂区的掺杂离子过度扩散；且第二步退火处理的退火温度大于第一步退火处理的退火温度，使得第二次激活掺杂区的掺杂区离子的激活程度高，保证掺杂区的掺杂区离子全部被激活，从而进一步提高半导体器件的电学性能。
[0028]进一步，本发明实施例中第一步退火处理的工艺的退火温度为1000度至1100度，温度上升速率为200至300度每秒，温度下降速率为200度至350度每秒，层间介质层经历的退火温度较高且退火时长较长，从而有效的提高层间介质层的致密度，降低刻蚀工艺对层间介质层的刻蚀速率。
[0029]进一步，本发明实施例中，栅介质层厚度小于层间介质层的厚度，在经历退火时长较短的第二步退火处理即可提高栅介质层的质量；且第二步退火处理的退火温度为1100度至1300度，退火时长为0.05毫秒至10毫秒，在较高温度下保证掺杂区的掺杂离子被完全激活，并且由于退火时长较短可进一步减小掺杂区掺杂离子的扩散。
[0030]更进一步，本发明实施例在伪栅结构两侧的衬底内形成应力层，所述应力层向沟道区施加应力作用，提高载流子迁移率，从而提高半导体器件的驱动性能。
【附图说明】
[0031]图1为一实施例半导体器件形成方法的流程示意图；
[0032]图2至图12为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
【具体实施方式】
[0033]由【背景技术】可知，现有技术形成的半导体器件的电学性能和可靠性仍有待提高。
[0034]针对半导体器件的形成方法进行研究，半导体器件的形成过程包括以下步骤:步骤S101、提供衬底，在所述衬底表面形成有伪栅结构，所述伪栅结构侧壁形成有侧墙；步骤S102、以所述侧墙为掩膜，对所述伪栅结构两侧的衬底进行掺杂形成掺杂区，对所述掺杂区进行第一退火处理，激活掺杂区的掺杂离子；步骤S103、在所述衬底表面形成层间介质层，且所述层间介质层顶部与伪栅结构顶部表面齐平；步骤S104、去除所述伪栅结构，在所述层间介质层内形成凹槽；步骤S105、在所述凹槽底部的衬底表面形成栅介质层，在所述栅介质层表面形成栅电极层，且所述栅电极层填充满所述凹槽。
[0035]所述伪栅结构包括伪栅介质层以及位于伪栅介质层表面的伪栅电极层，所述伪栅介质层的材料为氧化硅。为了获得更低的等效栅氧化层厚度，在去除伪栅结构时，伪栅结构中的伪栅介质层也需要刻蚀去除，使凹槽底部的衬底表面被暴露出来，以利于在凹槽底部的衬底表面形成界面层，进而在界面层表面以及凹槽侧壁形成高k栅介质层。
[0036]随着半导体器件尺寸的不断减小，相邻伪栅结构之间的距离越来越小，在相邻伪栅结构之间的衬底表面形成层间介质层的难度越来越大，伪栅结构底部和衬底表面之间拐角处的层间介质层内容易出现孔洞；为了降低形成层间介质层的工艺难度，提高层间介质层的填充效果，采用流动性化学气相沉积工艺(FCVD)或高纵宽比化学气相沉积工艺(HARPCVD)取代传统的沉积工艺，形成填充效果更好的层间介质层。
[0037]然而，尽管采用上述工艺形成的层间介质层的填充效果好，层间介质层材料的致密度变低，导致刻蚀工艺对层间介质层的刻蚀速率增加。且由于层间介质层的材料和伪栅介质层的材料相同或相近，当刻蚀去除伪栅介质层时，所述刻蚀工艺也会