化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成栅介电层306。因闪存存储器要求与浮置栅极接触的栅介电层须具备良好的电性，以避免在正常电压下，用来存储电荷的浮置栅极发生漏电或者过早点崩溃的问题，以栅介电层306的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。
[0039]在栅介电层306上形成另一栅极材料层，栅极材料层可以包括各个材料，所述各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极材料层也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括化学气相沉积方法和物理气相沉积方法，在本实施例中栅极材料层的材料为多晶硅层。
[0040]多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括:反应气体为娃烧(SiH4),所述娃烧的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫米萊柱(mTorr),如300mTorr ;所述反应气体中还可包括缓冲气体,所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm)，如8slm、1slm或15slm。
[0041]示例性的，根据工艺需要可以对栅极材料层进行预掺杂工艺，掺杂杂质可以是磷、砷、硼、BF2等。
[0042]示例性地，在所述栅极材料层上形成硬掩膜层305，硬掩模层305材料包括氮化硅、氧化物、氮氧化硅或者非晶碳。其中，硬掩膜层305包括氮化硅层、氧化物层、氮氧化硅层或者非晶碳层中的一种或者几种。可以采用等离子增强化学气相沉积(PECVD)形成氮化硅层、氧化物层、氮氧化硅层、非晶碳层或者高温氧化层(HTO)。
[0043]图案化所述硬掩膜层305、所述栅极材料层以及位于所述栅极材料层下方的堆叠结构，其中所述栅极材料层用于形成控制栅，以在所述半导体衬底300上形成由硬掩膜层305、控制栅304、栅介电层306、浮栅303和隧穿氧化层302共同组成的栅极叠层结构301。
[0044]在本发明一具体实施例中，在所述硬掩膜层305上形成图案化的掩膜，所述图案化的掩膜可以为图案化的光刻胶层，所述图案化的掩膜定义了栅极叠层结构301的位置、长度以及宽度等，根据图案化的掩膜刻蚀所述硬掩膜层305、所述栅极材料层以及位于所述栅极材料层下方的堆叠结构，以形成栅极叠层结构。
[0045]接着，以所述栅极叠层结构301为掩膜对所述半导体衬底进行离子掺杂注入，以在所述栅极叠层结构301两侧的半导体衬底300中形成源区308和漏区309。形成源漏区的工艺过程为本领域技术人员所熟习，在此就不详细赘述，可以采用任何适合的方法形成所述源区308和漏区309。
[0046]如图3B和4B所示，在所述半导体衬底300上沉积形成金属层310，以填充所述多个栅极叠层结构301之间的间隙，覆盖所述源区308和所述漏区309，其中，金属层310的材料可以选为金属钨，金属钨具有良好的填充能力并且常用于接触孔的填充。金属层310覆盖栅极叠层结构301并且填充了栅极叠层结构301之间的空隙。
[0047]示例性地，在所述半导体衬底300上形成所述金属层310之前还包括在所述源区308和漏区309上形成金属硅化物的步骤。在源区和漏区上形成金属硅化物的步骤对于本领域的技术人员而言是熟知的技术手段，在此就不详细赘述，可以采用任何适合的方法形成所述金属硅化物。
[0048]接着，执行平坦化工艺以去除多余的金属层310，以露出栅极叠层结构301，栅极叠层结构301和剩余的金属层310顶部齐平。
[0049]可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
[0050]如图3C和4C所示，回刻蚀去除部分的位于漏区309上的金属层310，以露出所述半导体衬底300，示例性地，位于所述漏区309上剩余的所述金属层310形成彼此隔离的漏极接触。
[0051]所述回刻蚀工艺可以采用湿法刻蚀或者干法刻蚀。在本发明的一具体实施例中，可以采用干法刻蚀执行回刻蚀工艺，干法蚀刻工艺包括但不限于:反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(02-based)的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。作为一个实例，采用等离子体刻蚀工艺，采用的刻蚀气体为基于氧气(02-based)的气体，刻蚀气体的流量范围可为50立方厘米/分钟(sccm)?150立方厘米/分钟(sccm),反应室内压力可为5毫托(mTorr)?20毫托(mTorr)。其中,干法刻蚀的刻蚀气体还可以是溴化氢气体、四氟化碳气体或者三氟化氮气体。需要说明的是上述蚀刻方法仅仅是示例性的，并不局限于该方法，本领域技术人员还可以选用其他常用的方法。
[0052]如图3D和4D所示，在所述半导体衬底300上形成介电层311，介电层311覆盖栅极叠层结构301以及覆盖露出的半导体衬底300，接着，执行平坦化工艺去除位于栅极叠层结构301上的介电层311，以使剩余的介电层311和栅极叠层结构301 (或者金属层310)的顶部齐平。示例性地，剩余的介电层311用于隔离位于漏区309上的金属层310，相当于介电层311用于隔离漏极接触。
[0053]介电层311的材料可以为Si02、Si3N4, S1N, S1N2,以及包括钙钛矿型氧化物的其它类似氧化物。介电层311可以通过化学气相沉积(CVD)工艺形成。其中，在所述半导体衬底300上形成所述介电层311之后不需要对所述介电层311进行热处理的步骤。由于本发明不需要采用FCVD等具有高填充能力的填充方法来形成所述介电层，因此也就不需要采用高温退火来处理所述介电层，也就不会对之前在源漏区上形成的金属硅化物造成损坏。
[0054]参照图5，其中示出了为根据本发明一个实施方式制作ETOX NOR型闪存器件结构的工艺流程图。用于简要示出整个制造工艺的流程。
[0055]在步骤501中，提供半导体衬底，在半导体衬底上形成多个栅极叠层结构，栅极叠层结构从下而上依次包括隧穿氧化层、浮栅、栅介电层、控制栅和硬掩膜层，位于所述半导体衬底上栅极叠层结构两侧的侧墙，位于所述半导体衬底中所述侧墙两侧的源区和漏区；
[0056]在步骤502中，在所述半导体衬底上沉积形成金属层，执行平坦化工艺以露出所述栅极叠层结构；
[0057]在步骤503中，回刻蚀去除部分位于所述漏区上的所述金属层以露出所述半导体衬底；
[0058]在步骤504中，在所述半导体衬底上沉积形成介电层以隔离剩余的金属层。
[0059]综上所述，根据本发明的制作方法在形成的ETOX NOR型闪存存储器中不会产生漏极接触之间的桥接，不需要采用具有高填充能力的填充方法，也不需要采用高温退火处理所述层间介电层，并且本发明的制作方法更能与硅化工艺良好的兼容，最终提高ETOX NOR型闪存存储器的整体性能和良品率。
[0060]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
【主权项】
1.一种制作半导体器件的方法，包括: 提供半导体衬底，在所述半导体衬底上形成有多个栅极叠层结构，以及位于所述多个栅极叠层结构之间的在所述半导体衬底中形成的源区和漏区； 在所述半导体衬底上形成金属层，以填充所述多个栅极叠层结构之间的间隙； 执行平坦化工艺，以使所述金属层和所述栅极叠层结构的顶部齐平； 回刻蚀去除部分位于所述漏区上的所述金属层，以露出所述半导体衬底； 在所述半导体衬底上形成介电层，以覆盖露出的所述半导体衬底； 其中，位于所述漏区上剩余的所述金属层形成彼此隔离的漏极接触。2.如权利要求1所述的方法，其特征在于，还包括在形成所述介电层之后执行平坦化工艺，以露出所述栅极叠层结构和所述金属层的步骤。3.如权利要求1所述的方法，其特征在于，所述金属层的材料为钨。4.如权利要求1所述的方法，其特征在于，所述栅极叠层结构的两侧还形成有侧墙。5.如权利要求1所述的方法，其特征在于，所述栅极叠层结构从下而上依次包括隧穿氧化层、浮栅、栅介电层、控制栅和硬掩膜层。6.如权利要求1所述的方法，其特征在于，所述半导体器件为NOR型闪存。7.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成所述金属层之前还包括在所述源区和漏区上形成金属硅化物的步骤。8.如权利要求1所述的方法，其特征在于，在所述半导体衬底上形成所述介电层之后不需要对所述介电层进行热处理的步骤。
【专利摘要】本发明公开了一种制作半导体器件的方法，包括：提供半导体衬底，在所述半导体衬底上形成有多个栅极叠层结构，以及位于所述多个栅极叠层结构之间的在所述半导体衬底中形成的源区和漏区；在所述半导体衬底上形成金属层，以填充所述多个栅极叠层结构之间的间隙；执行平坦化工艺，以使所述金属层和所述栅极叠层结构的顶部齐平；回刻蚀去除部分位于所述漏区上的所述金属层，以露出所述半导体衬底；在所述半导体衬底上形成介电层，以覆盖露出的所述半导体衬底；其中，位于所述漏区上剩余的所述金属层形成彼此隔离的漏极接触。根据本发明的制作方法能与硅化工艺良好的兼容，最终提高ETOX？NOR型闪存存储器的整体性能和良品率。
【IPC分类】H01L21/768, H01L21/8247, H01L21/28
【公开号】CN105226026
【申请号】CN201410276467
【发明人】邹陆军, 李绍彬, 仇圣棻
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年1月6日
【申请日】2014年6月19日