、五角形、六边形、八边形等等各种几何形状，或者为上述几何形状演化得到的空心的环状、桶状结构(并且其内部可以填充绝缘层)。
[0029]图5所示工艺与图1所示工艺不同之处在于，申请人通过严格的理论推导和严密的实验验证认识到，现有技术的第一非晶沟道层厚度太薄，沉积的薄膜质量较差、晶粒尺寸太小，后续退火形成的多晶薄膜缺陷态密度过大。因此，申请人特意设置增大了第一非晶沟道层5’的厚度(优选大于沉积工艺所得非晶材料的最大晶粒尺寸)，例如为5?30nm，大于图1、图6实际所需的第一非晶沟道层5的厚度。如此，可以使得在连续的沉积循环周期中，非晶材料在靠近栅介质层4的位置处具有足够的时间和空间融合为微晶、或者增大晶粒的平均尺寸，使得越靠近栅介质层4、非晶层5’的薄膜质量越好。
[0030]随后，如图12和图6所示，减薄第一非晶沟道层5’，使其成为第一非晶沟道层5。优选采用各向同性的刻蚀工艺，例如KOH、TMAH针对非晶硅，或者强酸、强氧化剂的混合溶液针对非晶锗，将第一非晶沟道层5’的厚度从5?30nm减薄至第一非晶沟道层5的0.2?5nm，也即后续工艺所需的成核层或界面层的厚度(该厚度可以接近或小于图5所示沉积工艺所得非晶材料的最大晶粒尺寸)。在此过程中，由于靠近栅介质层4的薄膜质量明显更好，减薄之后留下的非晶沟道层5将具有比原来的厚膜5’更好的平均薄膜质量，这利于后续薄膜的生长。
[0031]任选地，如图12和图7所示，在减薄后的第一非晶沟道层5上形成保护层6。保护层6的材料选择为与层5具有较高刻蚀选择性(例如刻蚀选择比大于等于5: 1、优选大于等于10: 1、最佳大于等于15:1)的材料，例如氧化娃、氮化娃、氮氧化娃、非晶碳、DLC、ta-C等。保护层6可以是单层结构，或者多种材料构成的多层结构。保护层6的厚度优选地较薄，例如I?5nm。保护层6的沉积工艺优选共形沉积，例如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD、磁控溅射等。
[0032]随后，如图12和图8所示，刻蚀保护层6、第一非晶沟道层5、栅介质层4直至暴露衬底I。刻蚀工艺优选各向异性的干法刻蚀，例如等离子体干法刻蚀、反应离子刻蚀(RIE)，刻蚀气体例如碳氟基气体，任选地进一步包括氧化性气体以调节刻蚀速率。调节刻蚀气体的配比，使得垂直方向刻蚀速率明显大于水平方向的侧向腐蚀速率，例如速度比大于等于5、优选大于等于10、最佳大于等于15。如此，由于保护层6对刻蚀气体的防护，第一非晶沟道层5的侧壁并未受到刻蚀气体的侵蚀，因此相对于现有技术的图2而言减小了界面缺陷，进一步提高了器件可靠性。暴露衬底I之后，采用各向同性的湿法工艺完全去除保护层6，暴露第一非晶沟道层5的表面。
[0033]接着，如图12和图9所示，在第一非晶沟道层5上形成第二非晶沟道层7。采用与第一非晶沟道层5类似的工艺，如LPCVD、PECVD、HDPCVD、MOCVD、MBE、ALD等，沉积第二非晶沟道层7。在本发明一个优选实施例中，层7与层5材料相同，例如均为非晶Si或非晶Ge。在本发明其他实施例中，层7的材料可以与层5的材料不同，例如层5为非晶Si时，层7为非晶Ge、非晶SiGej^aB SiC、非晶SiGeCd^ae C，或者为II1-V族或I1-VI族非晶化合物半导体，或者层7为非晶硅与上述其他非晶材料的层叠。如此，后续多晶化之后所形成的沟道层将由于不同材料之间的晶格失配而具有应力，从而提高载流子迀移率、提高器件的驱动性能。在本发明的另外其他实施例中，层7可以沉积之后掺杂、或者原位掺杂，具有η或P型杂质以形成不同类型的MOSFET。与图5所示工艺类似，在本发明优选实施例中，层7的厚度明显大于最终需要的非晶层厚度，从而利用晶粒大小随沉积膜厚的变化而提高界面处晶粒大小、减小界面处缺陷密度。例如，层7的厚度为5?lOOnm。由于图5、图6通过增大初始膜厚、增大界面晶粒尺寸，以及图7、图8采用保护层减小刻蚀损伤，因此图9中第一非晶层5与第二非晶层7之间的非晶材料界面质量较好(不再如图3、4所示采用粗实线表示，而是替代地采用虚线)，减小了界面态缺陷密度。
[0034]随后，如图12和图10所示，退火将第一非晶沟道层5、第二非晶沟道层7转变为多晶沟道层8/8’。当层5、7均为非晶Si时，层8/8’为多晶硅。当层5、7材质不同时，层8/8’可以为多晶Si与其他多晶材料的层叠或混合(退火时物质扩散或者反应合金化)，其他多晶材料包括多晶Ge、多晶SiGe、多晶SiC、多晶SiGeC，或者为II1-V族或I1-VI族多晶化合物半导体。多晶层8的厚度近似等于层7的厚度，例如也为5?lOOnm，或者具有小于10%、优选小于5%的厚度差。退火的同时，如果层7具有掺杂剂，则多晶化退火也同时激活了掺杂剂，使得沟道层具有一定的基底掺杂浓度。退火温度例如为300?850°C，通过低温工艺控制沟道的晶粒大小，减小漏电流。退火时间例如I分钟至10小时。
[0035]接着，如图12和图11所示，减薄多晶沟道层8/8’。例如采用各向同性刻蚀工艺，将多晶沟道层减薄至所需的例如5?20nm。此后可以进一步执行后续工艺，完成器件制造。
[0036]例如，在沟道层8内侧填充绝缘隔离层(未示出)，例如通过LPCVD、PECVD、HDPCVD等工艺形成氧化硅层，用于支撑、绝缘并隔离沟道层8。此后，在沟道层8顶部沉积漏区接触。优选地，采用与沟道层8材质相同或者相近(例如与Si相近的材质SiGe、SiC等，以便微调晶格常数而提高载流子迀移率，从而控制单元器件的驱动性能)的材质沉积在第二开口的顶部而形成存储器件单元晶体管的漏区，并且可以进一步形成硅化物(未示出)以降低接触电阻。
[0037]选择性刻蚀去除填充层3，重新露出第一开孔，利用第一开孔侧向刻蚀去除堆叠结构中的第二材料层(伪栅极层)2B。随后，采用各向同性干法刻蚀工艺，横向刻蚀去除层2B，在层2A之间留下了侧向凹槽。例如减小碳氟比以横向刻蚀氮化硅的层2B、或者采用热磷酸腐蚀氮化硅的层2B。备选地，当层2A为氮化硅、层2B为氧化硅时，可以采用HF基腐蚀液腐蚀层2B。
[0038]在第一开孔底部形成共源区，在凹槽中形成栅极导电层(未示出)。可以通过离子注入掺杂、以及优选地进一步在表面形成金属硅化物(未示出)而形成源区。金属硅化物例如NiSi2 ^Ni1 xPtxSi2 y,CoSi2 ￥或Ni I xCoxSi2 y，其中x均大于O小于l，y均大于等于O小于I。栅极导电层可以是多晶硅、多晶锗硅、或金属，其中金属可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极绝缘层4与栅极导电层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为 MxNy、MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 为 Ta、T1、Hf、Zr、Mo、W 或其它元素。同样地，栅极导电层可以是单层结构也可以是多层堆叠结构。此后形成源漏接触和层间介质层，完全器件的接触互联。
[0039]依照本发明的半导体器件制造方法，沉积非晶厚膜再减薄退火以提高多晶薄膜的晶粒大小，并利用额外的保护层避免侧壁刻蚀损伤，能够有效地降低多晶沟道层的界面态、损伤缺陷，从而提高器件的可靠性。
[0040]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构或方法流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件制造方法，包括步骤: 在衬底上形成栅介质层和第一非晶沟道层； 减薄第一非晶沟道层； 刻蚀第一非晶沟道层、栅介质层直至暴露衬底； 在第一非晶沟道层和衬底上形成第二非晶沟道层； 退火，使得第一非晶沟道层和第二非晶沟道层转变为多晶沟道层；减薄多晶沟道层。2.如权利要求1的方法，其中，栅介质层包括选自隧穿层、存储层、阻挡层的多个子层。3.如权利要求1的方法，其中，第一非晶沟道层选自非晶S1、非晶Ge。4.如权利要求1的方法，其中，第二非晶沟道层选自非晶Ge、非晶SiGej^aBSiC、非晶SiGeCj^aB C、II1-V族或I1-VI族非晶化合物半导体及其组合。5.如权利要求1的方法，其中，第二非晶沟道层包含掺杂剂，退火激活了所述掺杂剂。6.如权利要求1的方法，其中，减薄第一非晶沟道层之后、刻蚀第一非晶沟道层之前进一步包括，在第一非晶沟道层上形成保护层，保护层为单层或多层结构。7.如权利要求6的方法，其中，刻蚀暴露衬底之后、形成第二非晶沟道层之前进一步包括，刻蚀去除保护层。8.如权利要求1的方法，其中，在衬底上形成栅介质层和第一非晶沟道层包括，在衬底上形成伪栅极堆叠，刻蚀伪栅极堆叠形成垂直衬底的多个沟道沟槽，在每个沟道沟槽中依次沉积栅介质层和第一非晶沟道层。9.如权利要求8的方法，其中，减薄多晶沟道层之后进一步包括，在多晶沟道层上下两端形成源漏区，去除伪栅极堆叠，在栅介质层侧面形成栅极导电层。10.如权利要求1的方法，其中，退火温度为300?850°C，退火时间为I分钟?10小时。
【专利摘要】一种半导体器件制造方法，包括步骤：在衬底上形成栅介质层和第一非晶沟道层；减薄第一非晶沟道层；刻蚀第一非晶沟道层、栅介质层直至暴露衬底；在第一非晶沟道层和衬底上形成第二非晶沟道层；退火，使得第一非晶沟道层和第二非晶沟道层转变为多晶沟道层；减薄多晶沟道层。依照本发明的半导体器件制造方法，沉积非晶厚膜再减薄退火以提高多晶薄膜的晶粒大小，并利用额外的保护层避免侧壁刻蚀损伤，能够有效地降低多晶沟道层的界面态、损伤缺陷，从而提高器件的可靠性。
【IPC分类】H01L27/115, H01L29/10, H01L21/28
【公开号】CN105226066
【申请号】CN201510514552
【发明人】叶甜春
【申请人】中国科学院微电子研究所
【公开日】2016年1月6日
【申请日】2015年8月20日