半导体器件及其制造方法
【专利说明】半导体器件及其制造方法
[0001]相关串请的交叉引用
[0002]将2014年6月30日提交的申请号为2014-133852的日本专利申请的公开文本(包括说明书、附图以及摘要)以引用的方式整体并入本文。
【背景技术】
[0003]本发明涉及半导体器件及其制造方法，例如涉及可被应用到具有可电重写的非易失性存储器的半导体器件的有效技术以及其制造技术。
[0004]公开号为2006-49737的日本未审查专利公开(专利文献I)描述了用于去除层压绝缘膜(0N0膜)的被暴露的部分的技术，该层压绝缘膜(0N0膜)包括:在上层中的氧化硅膜；在氧化硅膜之下的层中的氮化硅膜；以及在氮化硅膜之下的层中的氧化硅膜。
[0005]专利文献I还描述了被布置在存储器单元部分中的元件隔离区域的布局。本文中，专利文献I描述了在存储器栅极电极与元件隔离区域彼此交叉的交叉区域中的布局，靠近源极区域的边沿侧的宽度与靠近控制栅极电极的边沿侧的宽度相同。
【发明内容】
[0006]EEPROK电可擦除可编程只读存储器)和快闪存储器被广泛用作非易失性半导体存储器，其中信息可以被电写入或擦除。由正被广泛使用的EEPROM和快闪存储器表示的这些非易失性半导体存储器(非易失性存储器)中的每个非易失性半导体存储器在MOS (金属氧化物半导体)晶体管的栅极电极之下具有由氧化硅膜包围的电荷存储膜，诸如导电浮置栅极电极、捕获绝缘膜等，以便通过利用以下事实来存储信息:晶体管的阈值取决于在浮置栅极电极或捕获绝缘膜中的电荷存储状态而改变。
[0007]捕获绝缘膜是指具有可以在其中存储电荷的捕获层级的绝缘膜，并且可以引用氮化硅膜等作为捕获绝缘膜的一个示例。将具有捕获绝缘膜的非易失性半导体存储器操作为存储元件，其中通过将电荷注入捕获绝缘膜以及从捕获绝缘膜排出而将MOS晶体管的阈值偏移。使用这种捕获绝缘膜作为电荷存储膜的非易失性半导体存储器被称作MONOS(金属氧化物氮化物氧化物半导体)类型晶体管，并且与导电浮置栅极电极被用作电荷存储膜的情况相比，由于电荷被存储在离散的捕获层级中，因此其在数据保持可靠性方面更为出色。
[0008]可以引用分离栅极类型非易失性存储器作为这种MONOS类型晶体管的一个示例。在分离栅极类型非易失性存储器中，将用于存储信息的存储器晶体管形成在用于选择存储器单元的选择晶体管的侧壁中。具体地，经由栅极绝缘膜将控制栅极电极形成在半导体衬底中，并且经由包括电荷存储膜的层压绝缘膜将存储器栅极电极形成在控制栅极电极的侧壁中。
[0009]在分离栅极类型非易失性存储器中，当执行用于写入信息或用于擦除信息的操作时，将具有相对较大绝对值的电压施加到存储器栅极电极。因此，从提高分离栅极类型非易失性存储器的可靠性的视角而言，确保足够的例如在存储器栅极电极和源极区域(扩散层)之间的耐受电压是重要的。
[0010]其它问题和新的特征将通过本说明书中的描述和附图而变得清楚。
[0011]在根据一个实施例的半导体器件中，沿第一方向延伸的元件隔离区域具有交叉区域，在平面图中，交叉区域与沿第二方向延伸的存储器栅极电极交叉，该第二方向与第一方向以直角相交。在这种情况下，在交叉区域中，靠近源极区域并沿第二方向定向的一个边沿侧的宽度大于靠近控制栅极电极并沿第二方向定向的另一边沿侧的宽度。
[0012]在根据一个实施例的半导体器件的制造方法中，通过利用采用了光学临近效应校正的掩膜形成元件隔离区域，并因此在元件隔离区域与存储器栅极电极彼此交叉的交叉区域中，靠近源极区域的一个边沿侧的宽度大于靠近控制栅极电极的另一边沿侧的宽度。
[0013]此外，在根据一个实施例的半导体器件的制造方法中，当层压绝缘膜被去除时，布置在层压绝缘膜的最底层中的第一绝缘膜不被去除，该层压绝缘膜包括第一绝缘膜、电荷存储膜和第二绝缘膜并且从存储器栅极电极暴露。
[0014]根据一个实施例，可以提高半导体器件的可靠性。
【附图说明】
[0015]图1是图示了第一实施例中的半导体芯片的布局配置的示例的视图；
[0016]图2是示意性地图示了第一实施例中的非易失性存储器的平面布局配置的示例的平面图；
[0017]图3A至图3D是以简化方式图示了在沿图2中A-A线所获得的部分中的根据现有技术的非易失性存储器的制造步骤的截面图；
[0018]图4是阐述了第一实施例中的半导体器件的器件结构的示例的视图；
[0019]图5是图示了第一实施例中的半导体器件的制造步骤的截面图；
[0020]图6是图示了后跟图5的半导体器件的制造步骤的截面图；
[0021]图7是图示了后跟图6的半导体器件的制造步骤的截面图；
[0022]图8是图示了后跟图7的半导体器件的制造步骤的截面图；
[0023]图9是图示了后跟图8的半导体器件的制造步骤的截面图；
[0024]图10是图示了后跟图9的半导体器件的制造步骤的截面图；
[0025]图11是图示了后跟图10的半导体器件的制造步骤的截面图；
[0026]图12是图示了后跟图11的半导体器件的制造步骤的截面图；
[0027]图13是图示了后跟图12的半导体器件的制造步骤的截面图；
[0028]图14是图示了后跟图13的半导体器件的制造步骤的截面图；
[0029]图15是图示了后跟图14的半导体器件的制造步骤的截面图；
[0030]图16是图示了后跟图15的半导体器件的制造步骤的截面图；
[0031]图17是图示了后跟图16的半导体器件的制造步骤的截面图；
[0032]图18是图示了后跟图17的半导体器件的制造步骤的截面图；
[0033]图19是图示了后跟图18的半导体器件的制造步骤的截面图；
[0034]图20是图示了后跟图19的半导体器件的制造步骤的截面图；
[0035]图21是图示了后跟图20的半导体器件的制造步骤的截面图；
[0036]图22是图示了后跟图21的半导体器件的制造步骤的截面图；
[0037]图23是其中图2的部分区域被放大的视图；
[0038]图24是沿图23中的C-C线所获得的截面图；
[0039]图25是示意性地图示了第二实施例中的非易失性存储器的平面布局配置的示例的平面图；
[0040]图26是其中图25的部分区域被放大的视图；
[0041]图27是沿图26中的C-C线所获得的截面图；
[0042]图28是沿图26中的D-D线所获得的截面图；
[0043]图29是图示了第二实施例中的半导体器件的制造步骤的平面图；
[0044]图30是图示了后跟图29的半导体器件的制造步骤的平面图；
[0045]图31是图示了后跟图30的半导体器件的制造步骤的平面图；
[0046]图32是图示了后跟图31的半导体器件的制造步骤的平面图；
[0047]图33是图示了第二实施例中的半导体器件的制造步骤的截面图；
[0048]图34是图示了后跟图33的半导体器件的制造步骤的截面图；
[0049]图35是图示了后跟图34的半导体器件的制造步骤的截面图；
[0050]图36是图示了后跟图35的半导体器件的制造步骤的截面图；
[0051]图37是图示了后跟图36的半导体器件的制造步骤的截面图；以及
[0052]图38是图示了后跟图37的半导体器件的制造步骤的截面图。
【具体实施方式】
[0053]当需要时，为方便起见，在后面的实施例中，通过将实施例分割成多个章节或多个实施例来给出描述；然而，除非特别指出，否则这些章节或实施例并非彼此独立的，而是一个章节或实施例作为修改示例、具体细节、补充描述等而与另一部分或全部的章节或实施例相关。
[0054]当在后面的实施例中提及元件等的数目(包括件数、数值、数量、范围等)时，除非特别指出或除了当数目明显地原则上限于特定数目时，否则数目并不被限于特定数目，而是可以多于或少于特定数目。
[0055]此外，在后面的实施例中，除非明确地陈述或除了当它们原则上明显为必需的情况下，否则无需说，部件(也包括组成步骤等)并不是必须的。
[0056]类似地，当在后面的实施例中提及部件等的形状和位置关系等时，除非明确地陈述或除了当它们可以原则上被视为其它情况时，否则将包括那些形状等基本上相同或相似的部件。这也适用于前面提到的数值和范围。
[0057]另外，在用于阐述实施例的视图的每个视图中，原则上使用相同的参考标记来标示相同部件，并省略重复描述。为了容易理解附图，甚至可以在平面图中画出阴影线。
[0058](第一实施例)<半导体芯片的布局配置的示例>
[0059]将参考附图对第一实施例中的具有非易失性存储器的半导体器件进行描述。将首先描述半导体器件(半导体芯片)的布局配置，其中形成了包括非易失性存储器的系统。图1是图示了第一实施例中的半导体芯片CHP的布局配置的示例的视图。在图1中，半导体芯片CHP具有CPU(中央处理单元)1、RAM(随机存取存储器)2、模拟电路3、EEPROM(电可擦除可编程只读存储器)4、闪存5以及I/O (输入/输出)电路6，并且形成半导体集成电路器件。
[0060]CPU(电路)I也被称作中央处理单元，并且对应于计算机的核心等。该CPU I从存储设备读出命令以将它们进行解码，并基于命令执行各种操作和控制。
[0061]RAM(电路)2是存储器，可以从中随机地读出存储信息，S卩，如果需要则可以将所存储的存储信息读出，或可以向其中写入待存储的信息，并且RAM也可以被称作随机存取存储器。作为IC存储器的RAM包括使用动态电路的DRAM(动态RAM)和使用静态电路的SRAM(静态RAM)。DRAM是要求存储器保持操作的随机存取存储器，而SRAM是不要求这种操作的随机存取存储器。
[0062]模拟电路3是处理在时间上连续地改变的电压信号或电流信号(即，模拟信号)的电路，并且例如由放大电路、变换电路、调制电路、振荡电路、电源电路等形成。
[0063]EEPRM 4以及闪存5中的每个是一种类型的非易失性存储器，其中存储信息可通过写操作或擦除操作而可被电重写，其也被称作电可擦除可编程只读存储器。例如，通过用于存储器的MONOS (金属氧化物氮化物氧化物半导体)类型晶体管或MNOS (金属氮化物氧化物半导体)类型晶体管形成EEPROM 4和闪存5中的每个的存储器单元。通过使用例如Fowler-Nordheim隧穿现象，来执行针对EEPROM 4和闪存5中的每个的写入操作或擦除操作。还可以通过使用热电子或热空穴来执行写入操作或擦除操作。EEPROM 4和闪存5之间的区别是，前者是可以例如以字节为单位在其中擦除信息的非易失性存储器，而后者是可以例如以字线为单位在其中擦除信息的非易失性存储器。闪存5通常存储用于执行CPU I中的各种处理的程序。另一方面，EEPROM 4存储被频繁重写的各种数据。
[0064]I/O电路6是输入/输出电路，即，用于从半导体芯片CHP向耦合到半导体芯片CHP外部的设备输出数据以及反之亦然的电路。
[0065]<非易失性存储器的平面布局配置的示例>
[0066]下面，将描述第一实施例中的非易失性存储器的配置的示例。第一实施例中的非易失性存储器是形成图1中所图示的EEPROM 4或闪存5的存储器。S卩，在形成例如图1中所图示的半导体芯片CHP的半导体衬底之上形成第一实施例中的非易失性存储器。
[0067]图2是示意性地图示了第一实施例中的非易失性存储器的平面布局配置的示例的平面图。在图2中，在半导体衬底中形成多个元件隔离区域STI，每个STI沿X方向延伸。例如，如图2中所图示的，将每个沿X方向延伸的元件隔离区域STI布置为岛型图案。具体地，在图2中，将三个元件隔离区域STI布置为沿X方向彼此对准，它们中相邻的两个元件隔离区域STI在X方向上彼此隔开第一空间，此外，将另外三个元件隔离区域STI布置为沿X方向彼此对准，它们与前面提到的三个元件隔离区域在Y方向上分别隔开第二空间。相应地，在图2中图示了六个元件隔离区域STI。
[0068]另一方面，在图2中的半导体衬底之上形成多个控制栅极电极CG和多个存储器栅极电极MG，每个控制栅极电极CG沿与X方向以直角相交的Y方向延伸，并且每个存储器栅极电极MG沿Y方向延伸以使得平行于控制栅极电极CG中的每个栅极电极。
[0069]这种情况下，如图2中所图示的，存储器栅极电极MG中的每个存储器栅极电极MG被布置为与控制栅极电极CG中的每个控制栅极电极CG相对应。S卩，一个存储器栅极电极MG被布置为与一个控制栅极电极CG相对应。例如，图2中图示了四个控制栅极电极CG，每个控制栅极电极CG沿Y方向延伸，并且一个存储器栅极电极MG被布置在最右侧的控制栅极电极CG的左侧。另一方面，一个存储器栅极电极MG被布置在最左侧控制栅极电极CG的右侧，并且布置两个存储器栅极电极MG以从外侧将被布置在中心使得面朝彼此的两个控制栅极电极CG夹住。相应地，形成四个存储器栅极电极MG以与图2中的四个控制栅极电极CG相对应。
[0070]如图2中所图示的，在面朝彼此的两个存储器栅极电极MG之间的半导体衬底中形成源极区域SR，源极区域SR沿Y方向延伸，以使得平行于存储器栅极电极MG。在图2中，将一个源极区域SR形成为被四个存储器栅极电极MG中的面朝彼此的两个存储器栅极电极MG夹住，并且将另一源极区域SR形成为被面朝彼此的另外两个存储器栅极电极MG夹住。对应地，在图2中形成两个源极区域，每个源极区域在半导体衬底中形成。
[0071]在两个源极区域的每个源极区域中形成插塞PLG，以使得被包括在源极区域SR中，并且源极区域SR和插塞PLG被电耦合在一起。另一方面，形成漏极区域DR以被布置在中心使得面朝彼此的两个控制栅极电极CG夹住。形成插塞PLG以被包括在漏极区域DR中，且漏极区域DR与插塞PLG被电耦合在一起。
[0072]本文中，当关注在元件隔离区域STI与存储器栅极电极MG之间的布置关系时，如图2中所图示的，将元件隔离区域STI布置在半导体衬底中，以使得沿X方向延伸，而将存储器栅极电极MG形成在半导体衬底之上，以使得沿Y方向延伸。由此，如图2中所图示的，元件隔离区域STI具有交叉区域Rl，在平面图中该交叉区域Rl与存储器栅极电极MG交叉。此外，元件隔离区域STI具有端接区域R2，在平面图中该端接区域R2与接触区域Rl和源极区域SR相接触