。
[0073]图2是以简化且示意性的方式图示了非易失性存储器的平面布局配置的视图，并且在实际的非易失性存储器中，形成层压绝缘膜，该层压绝缘膜包括被夹在控制栅极电极CG和存储器栅极电极MG之间的第一部分和被夹在存储器栅极电极MG和半导体衬底之间的第二部分，与控制栅极电极CG和存储器栅极电极MG类似，层压绝缘膜沿Y方向延伸。
[0074]更为具体地，层压绝缘膜的第一部分包括:第一绝缘膜(参考图4描述的绝缘膜IFl)，其与控制栅极电极CG相接触；第二绝缘膜(参考图4描述的绝缘膜IF2)，其与存储器栅极电极MG相接触；以及电荷存储膜(参考图4描述的电荷存储膜ECF)，其被夹在第一绝缘膜和第二绝缘膜之间。
[0075]另一方面，层压绝缘膜的第二部分包括:第一绝缘膜(参考图4描述的绝缘膜IFl)，其在半导体衬底之上形成；第二绝缘膜(参考图4描述的绝缘膜IF2)，其在存储器栅极电极MG之下的层中形成；以及电荷存储膜(参考图4描述的电荷存储膜ECF)，其被夹在第一绝缘膜和第二绝缘膜之间。
[0076]S卩，在从层压绝缘膜的第一部分到第二部分的范围上形成第一绝缘膜、第二绝缘膜和电荷存储膜。在这种情况下，例如由氧化硅膜形成第一绝缘膜和第二绝缘膜中的每个绝缘膜，而例如由氮化硅膜形成电荷存储膜。
[0077]形成第一实施例中的非易失性存储器，以具有这种平面布局配置，并且在下文中将首先描述由本发明人发现的改进的空间。
[0078]<改进的空间>
[0079]由于由本发明人发现的改进的空间源于非易失性存储器的制造步骤，并且在下文中，将参考例如沿图2中的A-A线所获得的截面图来对非易失性存储器的制造步骤进行描述，由此使得提及由发明人发现的改进的空间。
[0080]图3A到图3D是以简化方式图示出沿图2中的A-A线所获得的部分中的非易失性存储器的制造步骤。
[0081]如图3A中所图示的，首先经由包括例如氧化硅膜的栅极绝缘膜G0X，在半导体衬底之上形成包括多晶硅膜的控制栅极电极CG。经由氧化硅膜OXFl在控制栅极电极CG之上形成包括例如氮化硅膜的帽绝缘膜CAP。在半导体衬底之上形成绝缘膜IF1，使得覆盖包括栅极绝缘膜G0X、控制栅极电极CG、氧化硅膜OXFl和帽绝缘膜CAP的层压结构体，并且经由绝缘膜IFl、电荷存储膜ECF和绝缘膜IF2，在层压结构体的任一侧壁之上形成具有侧壁形状的存储器栅极电极MG。图3A图示了在去除从存储器栅极电极MG暴露的绝缘膜IF2以及电荷存储膜ECF之后获得的状态。S卩，图3A图示了其中将绝缘膜IFl从存储器栅极电极MG暴露的状态。
[0082]随后，如图3B中所图示的，通过刻蚀将从存储器栅极电极MG暴露的绝缘膜IFl去除。在这种情况下，绝缘膜IFl和绝缘膜IF2中的每个绝缘膜包括相同的例如由氧化硅膜所表示的膜，因此，如图3B中所图示的，当刻蚀从存储器栅极电极MG暴露的绝缘膜IFl时，从暴露膜IF2的侧表面侧面刻蚀绝缘膜IF2。结果，如图3B所示，在绝缘膜IF2的侧表面中形成沟槽部分DIT。
[0083]此后，如图3C中所图示的，形成氧化硅膜HARP1，使得覆盖半导体衬底。在该步骤中，将氧化硅膜HARPl嵌入在通过侧面刻蚀绝缘膜IF2而形成的沟槽部分DIT中，当刻蚀从存储器栅极电极MG暴露的绝缘膜IFl时产生该侧面刻蚀。
[0084]尽管将省略随后的制造步骤，但如图3D中所图示的，通过在半导体衬底中形成低浓度杂质扩散区域EXl和高浓度杂质扩散区域NRl，来形成源极区域SR和漏极区域DR，该源极区域SR包括低浓度杂质扩散区域(扩展区域)EXl和高浓度杂质扩散区域NRl，该漏极区域DR包括低浓度杂质扩散区域EXl和高浓度杂质扩散区域NRl。此外，在存储器栅极电极MG的任意侧壁和控制栅极电极CG的任意侧壁中的每个侧壁之上形成侧壁间隔物SW。
[0085]本文中，当执行用于写入信息的写入操作或用于擦除信息的擦除操作时，将具有相对较大绝对值的电压施加到非易失性存储器中的存储器栅极电极MG。相应地，为了提高非易失性存储器的可靠性，例如，在存储器栅极电极MG和源极区域(扩散层)SR之间确保足够的耐受电压是重要的。
[0086]然而，在执行如图3A至图3D中所图示的制造步骤的现有技术中，通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT，并且将氧化硅膜HARPl嵌入在沟槽部分DIT中。在这种情况下，氧化硅膜HARPl的膜质量比绝缘膜IF2的膜质量差，并且因此，如图3D中的箭头所指示的，当将具有相对较大绝对值的电压施加到存储器栅极电极MG和源极区域SR之间时，生成泄漏电流。本发明人已发现，由于该原因，在根据现有技术的非易失性存储器中，增加了可能产生短路的概率，因此，从提高非易失性存储器的可靠性的视角而言，存在改进的空间。
[0087]S卩，本发明人已发现如下内容:在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARPl嵌入在沟槽部分DIT中的器件结构中，降低了在存储器栅极电极MG和源极区域SR之间的耐受电压，因此存储在改进的空间。
[0088]将进一步描述改进的空间的细节。首先，绝缘膜IF2也包括与氧化硅膜HARPl相同类型的氧化硅膜。相应地，存在这样一个问题，即，在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARPl嵌入在沟槽部分DIT中的器件结构中，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，进一步降低了在存储器栅极电极MG和源极区域SR之间的耐受电压。
[0089]下文中，将对原因进行描述。形成绝缘膜IF2的氧化硅膜是例如通过HTO(高温氧化物)方法形成的氧化硅膜。HTO法是一种在700°C或更高温度下执行的高温CVD法。由高温CVD法形成的氧化硅膜具有精细且良好的膜质量。由HTO法形成的氧化硅膜尤其具有精细且良好的膜质量，这是由于HTO法本身是高温CVD法，并且在形成氧化硅膜之后，在大约100tC执行高温退火。这意味着由HTO法形成的氧化硅膜是具有优良耐受电压的膜。因此，在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中，可以实现在存储器栅极电极MG和源极区域SR之间具有优良耐受电压的非易失性存储器。
[0090]另一方面，嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜HARPl是一种被称作HARP (高纵横比工艺)膜的臭氧TEOS膜，其由在600°C或更低温度下执行的低温CVD法形成，并且其在精细度方面，比由高温CVD法形成的氧化硅膜差。这意味着，被嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜HARPl的膜质量比绝缘膜IF2的膜质量差，这意味着，氧化硅膜HARPl的耐受电压低于绝缘膜IF2的耐受电压(第一因素)。因此，在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARPl嵌入在沟槽部分DIT中的器件结构中，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，进一步降低了在存储器栅极电极MG和源极区域SR之间的耐受电压。
[0091]如在本文中所使用的，将“高温CVD法”定义为在700°C或更高温度下执行的CVD法。另一方面，将“低温CVD法”定义为在600°C或更低温度下执行的CVD法。因而在本说明书中将“高温CVD法”与“低温CVD法”彼此区别的原因在于，明确地指出由“高温CVD法”形成的氧化硅膜的膜质量与由“低温CVD法”形成的氧化硅膜的膜质量之间的区别。S卩，由“高温CVD法”形成的氧化硅膜的膜质量比由“低温CVD法”形成的氧化硅膜的膜质量好。换言之，这意味着由“高温CVD法”形成的氧化硅膜的耐受电压优于由“低温CVD法”形成的氧化硅膜的耐受电压。
[0092]此外，如果将侧面刻蚀创建在绝缘膜IF2的侧表面中，则侧表面可能被侧面刻蚀损坏。因此，即使在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT，并且将氧化硅膜HARPl嵌入在沟槽部分DIT中，在沟槽部分DIT中固有地存在受损侧表面，因此增加了源于受损侧表面的泄漏电流(第二因素)。
[0093]因此，可以进行如下考虑:与其中没有在绝缘膜IF2的侧表面中创建侧面刻蚀的器件结构中相比，在通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARPl嵌入在沟槽部分DIT中的器件结构中，可以通过前述第一因素和第二因素的共同作用来进一步降低在存储器栅极电极MG和源极区域SR之间的耐受电压。
[0094]本文中，作为避免前述第一因素的方法，可以考虑到待嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜不是由“低温CVD法”形成的氧化硅膜，而是通过由例如HTO法代表的“高温CVD法”形成的氧化硅膜。这是由于，在这种情况下，待嵌入在沟槽部分DIT中的氧化硅膜的膜质量变得更好。即，可以进行如下考虑:在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜嵌入在沟槽部分DIT中的器件结构中，当将具有良好的膜质量的氧化硅膜嵌入在沟槽部分DIT时，可以确保与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压等同的耐受电压。
[0095]然而，例如，如图3C中所图示的，在形成待嵌入在由侧面刻蚀而形成在沟槽部分DIT中的氧化硅膜的步骤中，已经形成了存储器栅极电极MG。当通过由例如HTO法代表的“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜时，存储器栅极电极MG可能被损坏，因此较难通过由例如HTO法代表的“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜。由于HTO法本身是高温CVD法，并且在形成氧化硅膜之后，在大约1000°C执行高温退火，因此，如上面所描述的，在形成存储器栅极电极MG之后通过由例如HTO法代表的“高温CVD法”形成氧化硅膜尤其困难。
[0096]此外，在如图8和图9中所示去除在层压结构体的任一侧壁之上形成的多晶硅膜PF2之后，如图10所图示的，执行将η型杂质或P型杂质引入到外围电路形成区域中的多晶硅膜PFl中的步骤。S卩，将η型杂质(磷等)引入到外围电路形成区域中的η沟槽型MISFET形成区域中的多晶硅膜PFl中，而将P型杂质(硼等)引入到外围电路形成区域中的P沟槽型MISFET形成区域中的多晶硅膜PFl中。因此，当在形成氧化硅膜HARPl之后，在大约100tC执行高温退火时，可以造成硼等的穿透，因此，替代由“低温CVD法”形成的氧化硅膜HARPI，通过由HTO法代表的“高温CVD法”形成精细的氧化硅膜是较难的。
[0097]因此，使得待嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜是由“低温CVD法”形成的氧化硅膜HARPl是必要的。因此，嵌入在由侧面刻蚀形成的沟槽部分DIT中的氧化硅膜的膜质量比绝缘膜IF2的膜质量差。由此，氧化硅膜HARPl的耐受电压变得比绝缘膜IF2的耐受电压低。由此，与在没有在绝缘膜IF2的侧表面中创建的侧面刻蚀而形成的器件结构中的耐受电压相比，在其中通过侧面刻蚀在绝缘膜IF2的侧表面中形成沟槽部分DIT并且将氧化硅膜HARPl嵌入在沟槽部分DIT中的器件结构中，进一步降低了存储器栅极电极MG和源极区域SR之间的耐受电压。此外，即使可以由“高温CVD法”形成待嵌入在沟槽部分DIT中的氧化硅膜，但通过可能在其侧表面中造成的侧面刻蚀，可能损害绝缘膜IF2的侧表面，因此第二因素(即，沟槽部分DIT中固有地存在受损侧表面)是不能避免的。由此，改进空间变得显而易见，其中由于前述的现有技术中的第一因素和第二因素，因此降低了存储器栅极电极MG和源极区域SR之间的耐受电压。
[0098]因此，针对前述第一实施例中的改进空间制造器件。在下文中，将描述已制造器件的第一实施例中的技术理念。
[0099]<半导体器件的器件结构>
[0100]图4是阐述了第一实施例中的半导体器件的器件结构的示例的视图。图4图示了在存储器形成区域中形成的非易失性存储器的器件结构和在外围电路形成区域中形成的高耐受电压MISFET (金属绝缘体半导体场效应晶体管)的器件结构。
[0101]将第一实施例中的半导体器件形成为图1中所图示的半导体芯片CHP，并且形成在图4中的存储器形成区域中的非易失性存储器是形成例如图1中所图示的EEPROM 4和闪存5的存储器。另一方面，在图4中的外围电路形成区域中形成的高耐受电压MISFET是形成例如图1中所图示的模拟电路3或I/O电路6等的MISFET，或被包括在用于对非易失性存储器的驱动器进行控制的外围电路中的MISFET。
[0102]在第一实施例中的半导体器件中，除了非易失性存储器和高耐受电压MISFET之夕卜，也形成具有耐受电压低于高耐受电压MISFET的低耐受电压MISFET，但考虑到低耐受电压MISFET的基本结构与高耐受电压MISFET的基本结构类似、低耐受电压MISFET不是第一实施例中的特征等，而省略了对低耐受电压MISFET的描述。低耐受电压MISFET是形成例如在图1中所图示的CPU I或RAM 2等的MISFET，或被包括在用于对非易失性存储器的驱动器进行控制的外围电路中的MISFET。
[0103]此外，将作为第一实施例中的示例描述η沟槽类型MISFET，但也可以形成ρ沟槽类型MISFET。考虑到:p沟槽类型MISFET的器件结构基本上是其中将η沟槽类型MISFET中的部件(半导体区域等)的导电类型反转的器件结构；？沟槽类型MISFET不是第一实施例中的特征等，因而省略对P沟槽类型MISFET的描述。
[0104]将参考图4首先对在存储器形成区域中形成的非易失性存储器的配置进行描述。图4中所示的非易失性存储器的器件结构与图2中的沿B-B线的截面图对应，并且图示了针对漏极区域DR对称布置的两个存储器单元。本文中，两个存储器单元的器件结构彼此类似，因此，将关注在其上，对被布置在右侧的非易失性存储器的器件结构进行描述。
[0105]如图4中所图示的，在半导体衬底IS之上形成ρ型阱PWL。在ρ型阱PWL之上形成存储器单元。通过用于选择存储器单元的选择单元和用于存储信息的存储单元形成存储器单元。
[0106]将首先描述用于选择存储器单元的选择单元的配置。存储器单元具有在半导体衬底lS(p型阱PWL)之上形成的栅极绝缘膜G0X，并且在栅极绝缘膜GOX之上形成控制栅极电极(控制电极)CG。在第一实施例中的存储器单元中，经由氧化硅膜OXFl在控制栅极电极CG之上形成帽绝缘膜CAP。
[0107]例如，由氧化硅膜形成栅极绝缘膜G0X，并且例如由作为导电膜的多晶硅膜形成控制栅极电极CG。例如，由氮化硅膜形成帽绝缘膜CAP。
[0108]前述控制栅极电极CG具有选择存储器单元的功能。即，控制栅极电极CG选择对其执行写入