操作、擦除操作或读取操作的特定存储器单元。
[0109]随后，将描述存储器单元中的存储单元的配置。经由层压绝缘膜，在包括了栅极绝缘膜G0X、控制栅极电极CG、氧化硅膜OXFl和帽绝缘膜CAP的层压结构体的任一侧壁(右侧侧壁)之上形成存储器栅极电极MG。存储器栅极电极MG具有在层压结构体的任一侧壁之上形成的侧壁形状，并且包括多晶硅膜和在多晶硅膜之上形成的硅化物膜CS。形成硅化物膜CS以降低存储器栅极电极MG的电阻，并且例如由镍-铂硅化物膜(NiPtSi膜)形成硅化物膜CS，但不限于此，硅化物膜CS也可以包括硅化钴膜或硅化镍膜。
[0110]形成层压绝缘膜，该层压绝缘膜具有在层压结构体的任一侧壁与存储器栅极电极MG之间形成的第一部分和在存储器栅极电极MG与半导体衬底IS之间形成的第二部分。层压绝缘膜的第一部分包括:与控制栅极电极CG接触的绝缘膜IFl ;与存储器栅极电极MG接触的绝缘膜IF2 ;以及夹在绝缘膜IFl和绝缘膜IF2之间的电荷存储膜ECF。层压绝缘膜的第二部分包括:在半导体衬底IS之上形成的绝缘膜IFl ;在存储器栅极电极MG之下的层中形成的绝缘膜IF2 ;以及夹在绝缘膜IFl和绝缘膜IF2之间的电荷存储膜ECF。即，层压绝缘膜的第一部分和第二部分均包括绝缘膜IFl、绝缘膜IF2和电荷存储膜ECF。
[0111]绝缘膜IFl包括诸如例如氧化硅、氮氧化硅等之类的绝缘膜，并作为形成在存储器栅极电极MG与半导体衬底IS之间的栅极绝缘膜。包括氧化硅膜的绝缘膜IFl还具有作为隧穿绝缘膜的功能。存储器单元中的存储单元例如通过将电子或空穴从半导体衬底IS经由绝缘膜IFl注入到电荷存储膜ECF中来存储或擦除信息，并且因此绝缘膜IFl还作为隧穿绝缘膜。
[0112]形成在绝缘膜IFl之上的电荷存储膜ECF具有存储电荷的功能。具体地，电荷存储膜ECF包括第一实施例中的氮化硅膜。第一实施例中的存储器单元中的存储单元通过取决于存储在电荷存储膜ECF中的电荷的存在/缺失而控制流过存储器栅极电极MG之下的半导体衬底IS的电流，由此存储信息。即，存储单元通过利用如下事实来存储信息:流过存储器栅极电极MG之下的半导体衬底IS的电流的阈值电压取决于存储在电荷存储膜ECF中的电荷的存在/缺失而改变。
[0113]在第一实施例中，使用具有捕获层级的绝缘膜作为电荷存储膜ECF。可以将氮化硅膜引用作为具有捕获层级的绝缘膜的一个示例，但不限于此，可以使用具有比氮化硅膜的介电常数更高的介电常数的高介电常数膜，例如氧化铝(矾土)膜、氧化铪膜、氧化钽膜等。备选地，电荷存储膜ECF可以包括硅纳米点。当将具有捕获层级的绝缘膜用作电荷存储膜ECF时，通过在绝缘膜中形成的捕获层级来捕获电荷。通过这样将电荷捕获在捕获层级中来将电荷存储在绝缘膜中。
[0114]传统地，已将多晶硅膜用作电荷存储膜ECF，但当将多晶硅膜用作电荷存储膜ECF时，存在如下可能性:因为电荷存储膜ECF是导体膜，所以如果在均围绕电荷存储膜ECF的绝缘膜IFl或绝缘膜IF2的任何部分中存在缺陷，则存储在电荷存储膜ECF中的所有电荷可能由于异常泄漏而被泄漏出。
[0115]因此，已将作为绝缘体的氮化硅膜用作电荷存储膜ECF。在这种情况下，对数据存储作出贡献的电荷被存储在存在于氮化硅膜中的离散的捕获层级中。因此，如果在均围绕电荷存储膜ECF的绝缘膜IFl或绝缘膜IF2的任何部分中都引发缺陷，则所有的电荷绝不会被泄漏，因为电荷被存储在电荷存储膜ECF的离散的捕获层级中。因此，可以提高保存数据的可靠性。
[0116]基于这样的原因，可以通过使用包括离散捕获层级的膜作为电荷存储膜ECF(不限于氮化硅膜)来提高保存数据的可靠性。此外，在第一实施例中，使用在数据保存特性方面优良的氮化硅膜作为电荷存储膜ECF。因此，可以降低绝缘膜IFl和绝缘膜IF2中的每个绝缘膜的厚度，绝缘膜IFl和绝缘膜IF2被提供用于防止电荷从电荷存储膜ECF泄漏。由此，第一实施例还具有可以降低用于驱动存储器单元的电压的优势。
[0117]绝缘膜IF2是用于确保在电荷存储膜ECF与存储器栅极电极MG之间的绝缘的绝缘膜。绝缘膜IF2包括诸如氧化硅膜或氮氧化硅膜之类的绝缘膜。因此，绝缘膜IFl和绝缘膜IF2包括相同类型的膜。例如，绝缘膜IFl和绝缘膜IF2可以均由氧化硅膜形成。
[0118]随后，在层压结构体的侧壁的任一侧壁(右侧的侧壁)之上形成存储器栅极电极MG，并且在另一侧壁(左侧的侧壁)之上，经由绝缘膜IFl和氧化硅膜HARPl形成侧壁SW。类似地，在存储器栅极电极MG的侧壁的任一侧壁(左侧的侧壁)之上形成层压结构体，并且在另一侧壁(右侧的侧壁)之上经由氧化硅膜HARPl形成侧壁SW。
[0119]在侧壁SW正下方的半导体衬底IS中形成作为η型半导体区域的一对浅低浓度杂质扩散区域ΕΧ1，并且在分别与浅低浓度杂质扩散区域EXl接触的外部区域中形成一对深高浓度杂质扩散区域NRl。深高浓度杂质扩散区域NRl也是η型半导体区域，并且在深高浓度杂质扩散区域NRl的顶表面中形成硅化物膜CS。由浅低浓度杂质扩散区域EXl和深高浓度杂质扩散区域NRl形成存储器单元的源极区域SR或漏极区域DR。
[0120]通过利用浅低浓度杂质扩散区域EXl和深高浓度杂质扩散区域NRl形成源极区域SR或漏极区域DR，可以使得源极区域SR和漏极区域DR中的每个区域具有LDD (轻杂质漏极)结构。
[0121]本文中，将包括下列项的晶体管称作选择晶体管:栅极绝缘膜GOX ;在栅极绝缘膜GOX之上形成的控制栅极电极CG ;以及前述源极区域SR或漏极区域DR。另一方面，将包括下列项的晶体管称作存储器晶体管:包括绝缘膜IF1、电荷存储膜ECF以及绝缘膜IF2的层压绝缘膜；在层压绝缘膜之上形成的存储器栅极电极MG ;以及前述源极区域SR或漏极区域DR0由此，可以说存储器单元中的选择单元包括选择晶体管且存储器单元中的存储单元包括存储器晶体管。因而存储器单元被形成。
[0122]随后，将描述待被耦合到存储器单元的布线结构。在图4中，在存储器单元之上形成氮化硅膜SNF3，以使得覆盖存储器单元；在氮化硅膜SNF3之上形成氧化硅膜(臭氧TEOS膜)0XF2 ;以及在氧化硅膜0XF2之上形成氧化硅膜(TE0S膜)0XF3。
[0123]在本说明书中，氮化硅膜SNF3、氧化硅膜0XF2以及氧化硅膜0XF3将被统称为接触层间绝缘膜。
[0124]在接触层间绝缘膜中形成接触孔CNT，接触孔CNT通过穿透接触层间绝缘膜而达到形成漏极区域DR的硅化物膜CS。尽管没有在图4中图示，但也在接触层间绝缘膜中形成如下接触孔，该接触孔达到形成源极区域SR的硅化物膜CS。
[0125]在接触孔CNT中，形成作为势皇导体膜的钛/氮化钛膜，并且形成钨膜，以使得填充接触孔CNT。通过这样将钛/氮化钛膜和钨膜嵌入于接触孔CNT中来形成导电插塞PLG。在接触层间绝缘膜之上形成包括例如氧化硅膜0XF4和S1C膜SCFl的层间绝缘膜，并且在层间绝缘膜中形成布线沟槽DIT1。形成布线LI以填充布线沟槽DIT1。布线LI包括例如钽/氮化钽膜和铜膜的层压膜，并被配置为与在接触层间绝缘膜中形成的插塞PLG电耦合。
[0126]随后，将参考图4对在外围电路形成区域中形成的MISFET的配置进行描述。外围电路形成区域意味着形成外围电路的区域。具体地，非易失性存储器(非易失性半导体存储设备)包括存储器单元形成区域和外围电路形成区域，存储器单元以阵列模式(矩阵模式)形成在存储器单元形成区域中，用于对在存储器单元形成区域中形成的存储器单元进行控制的外围电路形成在外围电路形成区域中。形成在外围电路形成区域中的外围电路包括:用于待施加到存储器单元的控制栅极电极CG等的电压的字驱动器；用于放大来自存储器单元的输出的读出放大器；用于控制字驱动器和读出放大器的控制电路(包括升压器电路)；等等。因此，将形成例如字驱动器、读出放大器、控制电路(包括升压器电路)等的MISFET图示在图4中所图示的外围电路形成区域中。在第一示例中，将特别描述高耐受电压MISFET作为MISFET的示例。
[0127]在外围电路形成区域中，如图4中所图示的，在半导体衬底IS之上形成ρ型阱PWL。ρ型阱PWL包括已将诸如硼⑶之类的ρ型杂质引入半导体衬底IS的ρ型半导体区域。
[0128]随后，在ρ型阱PWL(半导体衬底1S)之上形成栅极绝缘膜G0X2，并且在栅极绝缘膜G0X2之上形成栅极电极GE。例如，由氧化硅膜形成栅极绝缘膜G0X2，而例如由多晶硅膜和在多晶硅膜的顶表面之上形成的硅化物膜CS形成栅极电极GE。为了抑制栅极电极GE的耗尽，将诸如磷之类的η型杂质引入形成栅极电极GE的多晶硅膜中。将形成栅极电极GE的部分的硅化物膜CS形成以降低栅极电极GE的电阻。
[0129]例如，在栅极电极GE的两侧的侧壁之上形成侧壁SW，并且在侧壁SW正下方的半导体衬底is (P型阱PWL)中形成浅低浓度杂质扩散区域ΕΧ2。浅低浓度杂质扩散区域ΕΧ2是被形成为与栅极电极GE对准的η型半导体区域。在浅低浓度杂质扩散区域ΕΧ2外侧形成深高浓度杂质扩散区域NR2。深高浓度杂质扩散区域NR2也是被形成为与侧壁SW对准的η型半导体区域。在深高浓度杂质扩散区域NR2的顶表面之上形成用于降低栅极电极的电阻的硅化物膜CS。源极区域SR2包括浅低浓度杂质扩散区域ΕΧ2和深高浓度杂质扩散区域NR2，并且漏极区域DR2包括杂质扩散区域ΕΧ2和NR2两者。因而，在外围电路形成区域中形成高耐受电压MISFET。
[0130]在外围电路形成区域中也形成ρ沟槽类型MISFET，并且通过将形成η沟槽类型MISFET的半导体区域的导电类型反转而获得ρ沟槽类型MISFET。
[0131]随后，将对待被耦合到在外围电路形成区域中形成的高耐受电压MISFET的布线结构进行描述。在高耐受电压MISFET之上形成包括氮化硅膜SNF3、氧化硅膜(臭氧TEOS膜)0XF2以及氧化硅膜(TE0S膜)0XF3的接触层间绝缘膜，以使得覆盖高耐受电压MISFET。
[0132]在接触层间绝缘膜中形成接触孔CNT，接触孔CNT通过穿透接触层间绝缘膜而达到形成源极区域SR2和漏极区域DR2的硅化物膜CS。在接触孔CNT中，形成作为势皇导体膜的钛/氮化钛膜，并且形成钨膜，以使得填充接触孔CNT。通过这样将钛/氮化钛膜和钨膜嵌入于接触孔CNT中来形成导电插塞PLG。在接触层间绝缘膜之上形成包括例如氧化硅膜0XF4和S1C膜SCFl的层间绝缘膜，并且在层间绝缘膜中形成布线沟槽DITl。形成布线LI以填充布线沟槽DIT1。布线LI包括例如含钽/氮化钽膜和铜膜的层压膜，并被配置为与在接触层间绝缘膜中形成的插塞PLG5电耦合。
[0133]〈半导体器件的制造方法〉
[0134]因而配置了第一实施例中的半导体器件，并随后将参考附图描述第一实施例中的半导体器件的制造方法。图5到图22为均图示了第一实施例中的半导体器件的制造步骤的截面图，并与图4中所图示的半导体器件的制造步骤相对应。
[0135]如图5中所图示的，首先提供半导体衬底1S，半导体衬底IS包括向其中引入了诸如硼之类的P型杂质的硅单晶体。在这种情况下，半导体衬底IS处于具有大约圆盘形状的半导体晶片的状态。然后在半导体衬底IS中形成元件隔离区域ST1。提供该元件隔离区域STI以便避免元件的相互干扰。可以通过使用例如STI (浅沟槽隔离)方法形成元件隔离区域ST1。在STl方法中，以如下方式形成元件隔离区域STI。S卩，通过使用光刻技术和刻蚀技术在半导体衬底IS中形成元件隔离沟槽。随后在半导体衬底IS之上形成绝缘膜(氧化硅膜等)，以使得填充元件隔离沟槽，并且之后通过CMP (化学机械抛光)方法去除形成在半导体衬底IS之上的不必要的氧化硅膜。由此可以形成元件隔离区域ST1，其中绝缘膜(氧化硅膜等)仅被嵌入在元件隔离沟槽中。图5中，在外围电路形成区域中形成元件隔离区域ST1。另一方面，在图5中所图示的存储器形成区域中看上去没有形成元件隔离区域ST1，这是因为图5是沿图2中的B-B线获得的截面图；然而，如图2中所图示的，实际上在存储器形成区域中也形成了元件隔离区域ST1。
[0136]此后，通过将杂质引入半导体衬底IS来在存储器形成区域中形成ρ型阱PWL，并且随后在外围电路形成区域中形成P型阱PWL。通过利用离子注入法将诸如硼的P型杂质引入半导体衬底IS中来构成ρ型阱PWL。事实上，在存储器形成区域中形成的ρ型阱PWL与在外围电路形成区域中形成的P型阱PWL通常在杂质浓度等方面是彼此不同的，但在本说明书中，为简单起见，它们由相同的P型阱PWL所指示。
[0137]必要时，为了调节高耐受电压MISFET和存储器单元的选择晶体管的每个晶体管的阈值电压，通过使用例如离子注入方法，将导电杂质引入半导体衬底IS中的沟道区域中。
[0138]随后，在使用稀释的氢氟酸等将半导体衬底IS的顶表面清洗后，如图6中所图示的，在半导体衬底IS之上形成待形成在外围电路形成区域中的高耐受电压MISFET的栅极绝缘膜G0X2。栅极绝缘膜G0X2包括氧化硅膜，且膜G0X2的厚度是例如大约15nm。随后，通过使用光刻技术和刻蚀技术将形成在存储器形成区域中的栅极绝缘膜G0X2去除。此后，在半导体衬底IS的存储器形成区域中形成栅极绝缘膜G0X。
[0139]栅极绝缘膜GOX包括诸如氧化硅膜之类的绝缘膜，并且可以使用例如热氧化的方法形成。然而，栅极绝缘膜GOX可以包括各种膜，而不限于氧化硅膜，并可以包括例如氮氧化硅(S1N)膜。S卩，可以采用其中将氮隔离在栅极绝缘膜GOX和半导体衬底IS之间的界面中的结构。氮氧化硅膜具有控制膜中的界面层级的生成和降低电子捕获的效果，该效果高于氧化硅膜的效果。因此，可以提高栅极绝缘膜GOX的热载流子电阻，并提高栅极绝缘膜GOX的耐受电压。此外，与穿透氧化硅膜相比，杂质更难以穿透氮氧化硅膜。因此，可以通过对栅极绝缘膜GOX使用氮氧化硅膜，来控制由在栅极电极中的杂质向半导体衬底IS扩散导致的阈值电压的变化。可以通过使半导体衬底IS在包括氮的气氛(诸如勵、勵2或順3)中经受热处理来形成氮氧化硅膜。也可以通过下面方式获得相同的效果:当在半导体衬底IS的顶表面之上形成包括氧化硅膜的栅极绝缘膜GOX之后，使半导体衬底IS在包括氮的气氛中经受热处理；并且将氮隔离在栅极绝缘膜GOX与半导体衬底IS之间的界面中。备选地，可以通过使用等离子体氮化方法形成氮氧化硅膜。在这种情况下，将氮隔离在栅极电极(控制栅极电极)与栅极绝缘膜GOX之间的界面中，并且可以改善NBTI (负偏置温度不稳定性)。
[0140]例如可以通过具有高于氧化硅膜的介电常数的高介电常数膜形成栅极绝缘膜G0X。从氧化硅膜具有高耐受电压以及其硅-氧