半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]2014年6月25日提出的日本专利申请N0.2014-130052的公开包括说明书、附图和摘要，并将其全部作为参考并入本文。
技术领域
[0003]本发明涉及一种半导体器件，例如，涉及能应用于具有电容器的半导体器件的技术。
【背景技术】
[0004]电容器是积累电荷的一种电子器件并用在例如DRAM(动态随机存储器)中。对于电容器，具有需要大电容的情况。随着电容器表面面积的增加，电容器的电容将变大。因此，为了得到具有大电容的电容器，可以使电容器的表面面积变大。
[0005]同时，现在希望半导体芯片的面积要小。为了形成该半导体芯片中的电容器，必须使电容器的平面形状变小。然后，如例如专利文献I至5所述，目前，电容器可以形成在布线层的凹进部中。该电容器可以得到具有凹进部的内侧表面的大表面面积，并具有小的平面形状。
[0006]上述电容器具有夹住电容绝缘膜的两个电极。两个电极中的一个(例如，在通过使用上述凹进部形成的电容器的情况下，上电极)可电连接到接地电位。当在这种情况下用绝缘膜(例如，层间绝缘膜)覆盖电容器时，连接孔必须形成在该绝缘膜中。当形成连接孔时，存在与连接孔下端相接触的电极电浮置的情况。
[0007]专利文献6教导了当形成连接孔时可通过反应离子蚀刻(RIE)使电浮置的电极带电。在这种情况下，电场由夹住电容绝缘膜的两个电极之间的上述电荷产生。专利文献6公开了电容绝缘膜的耐压性可通过该电场降低。然后，专利文献6教导了将紫外光应用于连接孔的底部。专利文献6还教导了当电浮置电极如上所述充电时，通过紫外光移除该电极中积累的电子。
[0008][现有技术文献]
[0009][专利文献]
[0010][专利文献I]
[0011]日本未审专利申请公开N0.2005-101647
[0012][专利文献2]
[0013]日本未审专利申请公开N0.2011-14731
[0014][专利文献3]
[0015]日本未审专利申请公开N0.2011-54920
[0016][专利文献4]
[0017]日本未审专利申请公开N0.2013-55203
[0018][专利文献5]
[0019]日本未审专利申请公开N0.2013-89712
[0020][专利文献6]
[0021]日本未审专利申请公开N0.2007-128980
【发明内容】
[0022]当如上所述用绝缘膜(例如，层间绝缘膜)覆盖电容器时，连接孔可以形成在该绝缘膜中。如上所述，当形成连接孔时，存在位于电容器的连接孔下端的电极电浮置的情况。本发明的发明人发现，在连接孔下端电极可以洗提。从该说明书和附图的描述中，其它目的和新的特征将变得明显。
[0023]根据实施例，电容器包括第一电极和第二电极。第一电极电连接到晶体管。第二电极与第一电极分开。而且，第二电极用绝缘覆盖膜覆盖。多个连接孔形成在绝缘覆盖膜中。连接孔的下端与第二电极相接触。当第二电极的电容用C[nF]表示且连接孔下端的总面积用Α[μπι2]表示时，满足下面的表达式(I)。
[0024]C/A ^ 1.98[nF/ym2]
[0025]根据上述实施例，抑制了在连接孔下端的第二电极的洗提。
【附图说明】
[0026]图1是示出根据实施例的半导体器件的构造的平面图；
[0027]图2是用图1的虚线α包围的区域的放大图；
[0028]图3是示出根据实施例的半导体器件的构造的截面图；
[0029]图4是示出图1至3示出的半导体器件的生产过程的截面图；
[0030]图5是示出图1至3示出的半导体器件的生产过程的截面图；
[0031]图6是示出图1至3示出的半导体器件的生产过程的截面图；
[0032]图7是示出图1至3示出的半导体器件的生产过程的截面图；
[0033]图8是示出图1至3示出的半导体器件的生产过程的截面图；
[0034]图9是示出图1至3示出的半导体器件的生产过程的截面图；
[0035]图10是示出图1至3示出的半导体器件的生产过程的截面图；
[0036]图11是示出图1至3示出的半导体器件的生产过程的截面图；
[0037]图12是示出图1至3示出的半导体器件的生产过程的截面图；
[0038]图13是示出图1至3示出的半导体器件的生产过程的截面图；
[0039]图14是示出图1至3示出的半导体器件的生产过程的截面图；
[0040]图15是示出表达式(I)的C/A和连接孔中的第二电极的洗提发生概率之间关系的图；
[0041]图16是示出图1的变形的平面图；
[0042]图17是示出图3的变形的截面图；
[0043]图18是示出图3的变形的截面图；
[0044]图19是示出电容器的变形的截面图；
[0045]图20是示出图19所示的整个半导体器件的平面图；
[0046]图21是示出电容器的变形的截面图；和
[0047]图22是示出电容器的变形的平面图。
【具体实施方式】
[0048]在下文中，将参考附图描述本发明的实施例。在所有的图中，相同的参考符号指定给相同的组成元件，并省略其重复的说明。
[0049]图1是示出根据实施例的半导体器件SD的构造的平面图。图2是用图1的虚线a包围的区域的放大图。图3是示出根据实施例的半导体器件SD的构造的截面图。图3的左侧对应于沿图2的线A-A’切割的截面图。
[0050]如图3所示，半导体器件SD具有衬底SUB、晶体管TR1和电容器CP。晶体管TR1形成在衬底SUB的上方。电容器CP电连接到晶体管TR1。电容器CP包括第一电极ELI (下电极）、第二电极EL2(上电极）和电容绝缘膜CDL。第一电极ELI电连接到晶体管TR1。第二电极EL2与第一电极ELI相隔开。电容绝缘膜CDL位于第一电极ELI和第二电极EL2之间。第二电极EL2覆盖有层间绝缘膜ILD3(绝缘覆盖膜）。如图1和图3所示，多个连接孔CH形成在该层间绝缘膜ILD3中。如图3所示，每个连接孔CH的下端与第二电极EL2相接触。通孔CVA嵌在每个连接孔CH中。当第二电极EL2的电容用C [nF]表示且连接孔CH下端的总面积用A[ ym2]表示时，满足下面的表达式（1)。在下文详细描述为：
[0051]C/A 彡 1. 98[nF/ym2] (1)
[0052]参考图3，首先描述半导体器件SD的截面结构。半导体器件SD具有在衬底SUB上方的存储器单元和逻辑电路。更具体描述地，衬底SUB具有存储器区MR和逻辑区LR。半导体器件SD具有在存储器区MR中的存储器单元和在逻辑区LR中的逻辑电路。衬底SUB例如是半导体衬底（例如，硅衬底）或SOI (绝缘体上硅）衬底。
[0053]上述存储器单元包括晶体管TR1和电容器CP。电容器CP电连接到晶体管TR1的源极和漏极中的一个（扩散层DIF1)。位线BL电连接到晶体管TR1的源极和漏极中的另一个（扩散层DIF1)。与此相反，上述逻辑电路包括晶体管TR2。在该图中示出的示例中，晶体管TR1和晶体管TR2由场氧化膜F0X(元件间隔离层)相互隔开。场氧化膜F0X例如由STI (浅沟槽隔离)或L0C0S(硅的局部氧化)形成。
[0054]晶体管TR2不限于组成逻辑电路的晶体管。晶体管TR2可包括存储器区MR的外围电路。换句话说，晶体管TR2可包括用于控制晶体管TR1的电路。具有与上述逻辑电路相同的结构的晶体管用作该电路。
[0055]晶体管TR1经由触点CCT1和CCT2连接到电容器CP。从衬底SUB侧按照顺序在晶体管TR1 (衬底SUB)和电容器CP之间形成蚀刻停止层BEST、绝缘膜DL1、绝缘膜BDL和绝缘膜DL2。触点CCT1形成在绝缘膜DL1中且穿透绝缘膜DL1和蚀刻停止层BEST。触点CCT2形成在绝缘膜DL2中且穿透绝缘膜DL2和绝缘膜BDL。位线BL形成在绝缘膜DL2中。而且，位线BL经由分别在绝缘膜DL1和BDL中形成的触点BCT1和BCT2连接到晶体管TR1。
[0056]布线层IL形成在绝缘膜DL2上方。在布线层IL中按照顺序重复地形成层间绝缘膜ILD和蚀刻停止层EST。正如下文将要详述的，凹进部REC1和凹进部REC2形成在布线层IL中。通过使用凹进部REC1和凹进部REC2来形成电容器CP。正如下文将要详述的，布线层IL具有在存储器区MR中的通孔CVA和布线CWR以及在逻辑区LR中的布线LWR。
[0057]在该图中示出的示例中，布线LWR (布线LWR1)形成在布线层IL最底层的层间绝缘膜ILD(层间绝缘膜ILD1)中。布线LWRl与晶体管TR2 —起组成上述逻辑电路。而