水平部分，并且保留接触开口 48中的介电保护层50的垂直部分。在图4中的结构的顶视图中，剩余的介电保护层50可以形成完整的环，每个环均环绕接触开口 48Α和48Β中的一个(图13)。去除介电保护层50的位于接触开口 48Α和48Β的底部的部分，并且因此，源极/漏极接触插塞42Α和ILD034再次暴露于相应的接触开口 48Α和48Β。
[0044]参照图5中所示的工艺步骤(图14中的工艺流程中的步骤206)，接触插塞52 (包括52Α和52Β)分别形成在接触开口 48Α和48Β (图4)中。根据本发明的一些实施例，接触插塞52由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、它们的合金的材料和/或它们的多层形成。接触插塞52的形成可以包括将导电材料填充到接触开口 48A和48B(图4)内，直至导电材料充满整个接触开口 48A和48B，以及实施平坦化(诸如化学机械抛光(CMP))以使接触插塞52的顶面与ILDl 46的顶面平齐。如图13中的顶视图所示，在产生的结构中，介电保护层50形成环绕每个接触插塞52的完整的环。
[0045]如图13所示，根据一些实施例，接触插塞52A的宽度和长度可以与下面的接触插塞42A的宽度和长度相同或不同。此外，由于接触插塞52A和42A在不同的工艺步骤中形成，因此接触插塞52A和42A可以是彼此不同的。
[0046]接下来，如图6中示出的工艺步骤(图14中的工艺流程中的步骤208)所示，根据本发明的一些实施例，回蚀刻接触插塞52A和52B，从而在ILD146中形成凹槽54 (包括54A和54B)。凹槽54A和54B的深度Dl大于约5nm，并且可以介于约5nm和约20nm的范围内。
[0047]图7示出了介电覆盖层56的沉积(图14中的工艺流程中的步骤210)。根据一些实施例，介电覆盖层56完全填充凹槽54A和54B(图6)，并且介电覆盖层56的顶面高于ILDl 46的顶面。因此,介电覆盖层56的厚度T3大于约5nm,并且可以介于约5nm和约20nm的范围内。根据一些实施例，介电覆盖层56包括选自SiN、Si0N、SiCN、Si0CN、A10N、AlN、它们的组合的介电材料和/或它们的多层。介电覆盖层56可以使用PECVD、PEALD, ALD、HDPCVD或类似的方法形成。根据一些实施例，介电覆盖层56和介电保护层50由相同的介电材料形成。根据可选实施例，介电覆盖层56和介电保护层50由不同的材料形成。然而，介电覆盖层56和介电保护层50的特性与ILDl 46的特性不同，从而使得在ILDl 46的后续蚀刻中，介电覆盖层56和介电保护层50的蚀刻速率比ILDl 46的蚀刻速率低。
[0048]再次参照图8中所示的工艺步骤(图14中的工艺流程中的步骤210)，实施诸如CMP的平坦化以去除介电覆盖层56的多余部分，其中介电覆盖层56的多余部分位于ILDl46的顶面上方。从而，介电覆盖层56的剩余部分的顶面与ILDl 46的顶面平齐。此外，根据本发明的一些实施例，介电覆盖层56的剩余部分的顶面可以与介电保护层50的顶部边缘平齐。在一些示例性实施例中，介电覆盖层56的剩余部分的侧边也可以与接触插塞52B的相应边缘对准。此外，介电覆盖层56的剩余部分的侧边与介电保护层50相接触。
[0049]因为形成了介电覆盖层56和介电保护层50,介电覆盖层56和介电保护层50从所有的侧壁和顶部完全地保护了接触插塞52B。介电覆盖层56和介电保护层50共同形成了反向池(inversed basin),接触插塞52B位于该反向池中。
[0050]如图8中的工艺步骤所示，接触插塞52B形成在ILDO 34上方，并可以与ILDO 34相接触。也如图13所示，图13为顶视图，接触插塞52可以是狭槽式接触插塞。接触插塞52B可以用作用于互连目的的路由线。连接至接触插塞52B的相对两端的连接件并未示出，其中接触插塞52B的相对两端可以电连接至源极/漏极(硅化物)区(未示出)和/或上面的接触插塞(未示出)，上面的接触插塞可与图12所示的接触插塞64C相似。
[0051]根据示例性实施例，图13示出了接触插塞52A和52B、介电覆盖层56和保护层50的顶视图。如图13所示，接触插塞52A和52B以及介电覆盖层56可以形成为狭槽式接触插塞，该狭槽式接触插塞的长度远远大于相应的宽度。在可选实施例中，接触插塞52和介电覆盖层56的长度也可以接近于相应的宽度，并且接触插塞52和介电覆盖层56具有接近正方形的顶视形状。接触插塞52A和52B也可以由上面的介电覆盖层56的剩余部分完全覆盖。根据一些实施例，接触插塞52A和52B至少分别覆盖相应的下面的接触插塞42A和42B。
[0052]参照图9所示的工艺步骤，形成ILD2 58。ILD2 58可以使用旋涂、FCVD等方法形成。在本发明的可选实施例中，ILD2 58可以使用诸如PECVD、LPCVD等的沉积方法形成。在一些实施例中，ILD2 58位于ILD146上方并与ILDl 46相接触。在可选实施例中，在ILDl46与ILD2 58之间形成蚀刻停止层(未示出)。如果形成了蚀刻停止层，则蚀刻停止层可以包括碳化硅、氮氧化硅、碳氮化硅等。ILD2 58形成在蚀刻停止层上方。ILD2 58可以包括选自PSG、BSG、PBSG、FSG、TEOS或其他无孔低k介电材料中的材料。ILD2 58、ILD1 46和ILDO 34可以由相同的材料或不同的材料形成。
[0053]参照图10所示的工艺步骤，蚀刻ILD2 58以形成接触开口 60。相应的步骤也如图14中示出的工艺流程中的步骤212所示。接触开口 60与介电覆盖层56(图9)和接触插塞52A对准。在ILD 58的蚀刻之后，蚀刻介电覆盖层56，并且暴露接触插塞52A。在一些实施例中，开口 60的底部低于介电保护层50的顶部边缘。开口 60的底部可以与接触插塞52B的顶面共平面。
[0054]接下来，参照图11所示的工艺步骤，实施额外的蚀刻步骤以在ILD2 58和ILDl 46中形成开口 62。相应的步骤也如图14中示出的工艺流程中的步骤214所示。在该步骤中，将蚀刻剂选择为使得蚀刻剂侵蚀ILD2 58和ILD146但不侵蚀介电覆盖层56和介电保护层50。例如，蚀刻剂的蚀刻选择性(即，ILD2 58和ILDl 46的蚀刻速率与介电覆盖层56和介电保护层50的蚀刻速率的比值)大于约10。蚀刻选择性也可以大于约50或大于约100。期望的蚀刻选择性与ILDl 46的厚度T4和介电覆盖层56的厚度T5有关，并且至少大于厚度比T4/T5。期望的蚀刻选择性也可以大于厚度比T4/T5的两倍。这确保在发生未对准并且开口 62A偏移到63所标记的位置时，则介电覆盖层56和介电保护层50不被蚀刻穿，并且随后形成的接触插塞64A(图12)不会与接触插塞52B电短路。
[0055]在蚀刻ILD2 58和ILDl 46之后，通过开口 62A和62B进一步蚀刻蚀刻停止层44以暴露下面的导电层38和接触插塞42B。
[0056]图12示出了分别在开口 62A、62B和60(图11)中的接触插塞64 (包括64A、64B和64C)的形成。相应的步骤也如图14中示出的工艺流程中的步骤216所示。形成工艺可以包括将导电材料填充到开口 62A、62B和60内，直到导电材料的顶面高于ILD2 58的顶面，以及实施诸如CMP的平坦化以去除导电材料的多余部分。导电材料的剩余部分是接触插塞64。如图12所示，接触插塞64A是电连接至栅极堆叠件26C的栅电极30的栅极接触插塞。接触插塞64B是电连接至接触插塞42B的源极/漏极接触插塞，该接触插塞42B进一步连接至相应的下面的源极/漏极区24。接触插塞64C是电连接至接触插塞52A和42A的源极/漏极接触插塞，接触插塞52A和42A进一步连接至相应的下面的源极/漏极区24。
[0057]参照图13，其示意性地示出了图12中示出的结构的顶视图，接触插塞64A、64B和64C的顶视形状可以为诸如正方形的非细长的形状，但是可以使用细长的形状。此外，接触插塞64A靠近接触插塞52B。因此，如果发生了未对准，接触插塞64A的位置可能不期望地偏移，从而