Mcsp功率半导体器件及制备方法
【技术领域】
[0001]本发明涉及功率半导体器件领域，尤其涉及在实现芯片级封装方式前提下，提出了一种MCSP封装形式的功率半导体器件及相应的制备方法。
【背景技术】
[0002]共漏双M0SFET功率器件主要用于笔记本电脑，平板或手机的电池充放电管理，由于近期的趋势是充电时间越来越短，所以充放电电流相应加大，因此希望器件的导通电阻越来越小。并且平板，手机超薄化设计也需要器件的尺寸越来越小。
[0003]附图1A?1C列举了一种新型的功率M0SFET管封装，在图1A的俯视图中利用了引线框架101，正面设置有数个焊球的芯片102粘贴在引线框架101上，固化后进行塑封，然后磨削器件正面使得焊球外露。引入的引线框架101除了成本不菲之外，，也增加了器件的高度/厚度，这对减小器件尺寸不利因为要忍受模具的合模压力一般还比较厚，否则容易在较大的合模压力下变形损坏，这对减小器件尺寸不利。此外，在图1A的封装中，还至少需要一个单独的塑封工序来塑封引线框架和芯片，而且在引线框架101上的芯片102是通过标准的贴片工艺来粘贴的，因此这种封装并不是完整意义上的芯片级封装，相应的成本负担也会因为使用了更多的工序而显著增加。
[0004]图1B?1C的剖面图中摒弃了引线框架，而是直接在芯片122的背面沉积一层金属层121，需要强调的是，类似在金属层121这样裸露的金属上制作标签比较困难也容易磨损消失，而且过于单薄的金属层121 ( 一般只有几个微米)不利于降低导通电阻或其他类型的寄生电阻。图1C还在金属层121上形成了一个塑封层123，虽然塑封层123上可以印制或刻蚀出标签，但在很多时候，为了实现芯片级封装，还常常需要研磨减薄塑封层123，但是随之而来的问题是，塑封层123遭受研磨的一个平面从微观上观察，并不是十分完美的抛光面而是带有凹坑的粗糙面，所以也会诱发制作标签的不便。
[0005]因此，既要获得完整意义上的芯片级封装，使器件具有较低的导通电阻，又要器件能够很顺利的兼容所有的封装工序(例如至少满足能够顺畅地印制清晰可见的标签)，这就要求有一种新的封装方法来兼顾这些棘手的难题。
【发明内容】
[0006]在本发明的一种制备功率半导体器件的方法中，包括以下步骤:提供正面带有一个塑封层的晶圆；在一种选择方式中，在晶圆背面设置一个导电粘合层，或者在另一种选择方式中，在预键合到晶圆背面的一个金属箔层的一个面镀上例如Sn等导电粘合层；层压该金属箔层至晶圆背面并利用所述导电粘合层进行压合黏接；粘贴一个复合胶带至所述金属箔层上；切割相邻芯片之间的叠层，所述叠层包括塑封层、晶圆、导电粘合层、金属箔层和复合胶带，形成多颗独立的功率半导体器件。
[0007]上述方法，切割所述叠层之前，先在所述复合胶带上印制形成标识符号。
[0008]上述方法，在层压金属箔层的步骤中，同步对晶圆加热并同时对金属箔层施加以压力，以便紧密压合金属箔层至晶圆背面；或者在复合胶带的粘贴完成之后，再对晶圆加热并同时对复合胶带及金属箔层施加以压力，以便紧密压合金属箔层至晶圆背面。
[0009]上述方法，层压金属箔层至晶圆背面之前，先在金属箔层的一面镀上金属涂层，然后以其带有金属涂层的一面层压至晶圆背面。
[0010]在一个可选实施例中，上述方法包括:形成塑封层之前，先在每个芯片正面的衬垫上相应安置金属凸块；然后以一个塑封层塑封在晶圆正面并将每个金属凸块都包覆在内；再研磨减薄塑封层直至金属凸块的顶端被部分研磨而外露，籍此形成每个金属凸块平坦化的顶端面，并从塑封层的顶面中予以外露，该研磨步骤需要在晶圆背面设置该一层导电粘合层之前完成。
[0011]在一个可选实施例中，上述方法包括，在晶圆背面设置导电粘合层之前，先将一个虚设晶圆与所述晶圆进行键合，且键合在塑封层的顶面，在完成复合胶带的粘贴步骤之后、实施所述切割步骤之前再将虚设晶圆予以剥离。
[0012]在一个可选实施例中，上述方法包括:形成塑封层之前，先在每个芯片正面的衬垫上相应安置金属凸块；然后以塑封层塑封在晶圆正面并将每个金属凸块都包覆在内；完成复合胶带的粘贴步骤之后和在切割所述叠层之前，研磨减薄塑封层直至金属凸块的顶端被部分研磨而外露，籍此形成每个金属凸块平坦化的顶端面，并且这些金属凸块的顶端面从塑封层的顶面中予以外露。
[0013]在本发明的一种功率半导体器件中，包括；一个芯片；一个覆盖在芯片正面的顶部塑封层，其中芯片正面的衬垫上设置有金属凸块，并且所述顶部塑封层围绕在金属凸块侧壁周围，每个金属凸块平坦化的顶端面皆从顶部塑封层的顶面中外露；一个层压在芯片背面的底部金属箔层，并利用导电粘合层将底部金属箔层压合黏接在芯片背面；一个粘贴于所述底部金属箔层上的底部复合胶带层。
[0014]上述功率半导体器件，所述芯片集成有一对共漏极金属氧化物半导体场效应管，所述底部金属箔层构成该一对共漏极金属氧化物半导体场效应管的公共漏极电极，以及功率半导体器件具有分别接触该一对共漏极金属氧化物半导体场效应管各自的栅极衬垫、源极衬垫的多个金属凸块。
[0015]上述功率半导体器件，底部金属箔层压合在芯片背面的一面镀有贵金属涂层。
【附图说明】
[0016]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制:
[0017]图1A?1C是【背景技术】的实施方案；
[0018]图2A?2E是在晶圆正面实施塑封和减薄晶圆的流程示意图；
[0019]图3A?3G是本发明实现芯片级封装的流程示意图；
[0020]图4A?4B是基于图3A?3G的步骤但是额外引入了一个虚设晶圆的不意图；
[0021]图5A?5C是基于图3A?3G的步骤但改变了晶圆正面的塑封层的减薄时机；
[0022]图6A?6B是本发明的应用在共漏极双M0SFET管的实施例。
[0023]图7A?7C是应用LC Tape的实施例。
[0024]图8A?8C是镀锡作为粘着层的实施例。
【具体实施方式】
[0025]在图2A中，晶圆300包含了大量相互铸造连接在一起的芯片，而且芯片以晶圆上预设的横向或纵向的划片道界定彼此之间的边界。每个芯片正面皆设置有数个衬垫201作为电极端子，如图2B所7K,在晶圆的正面植金属凸块,例如将一个金属凸块205相应的安置或焊接到一个衬垫上201，金属凸块205有多种选择，如典型的焊锡球、金凸块Gold bump等。在图2C中，执行一个塑封工序，利用诸如环氧树脂类的塑封材料在晶圆300的正面形成一个塑封层206，可以要求塑封层206具有预设的厚度，以便将所有金属凸块205都包覆密封在内。然后如图2D所示，借用塑封层206带来的机械强度的增加，可保障晶圆300不易碎裂或曲翘，于是可以从晶圆300的相对背面研磨减薄晶圆。虽然图中未示意出，其实还可以选择在晶圆的减薄背面一侧进行湿法腐蚀，释放经研磨在背面残留的应力和修复晶格损伤，及其后再在晶圆300背面一侧进行重掺杂的离子注入和在减薄背面溅射沉积一层金属化层，如此一来，金属化层便可与晶圆背面注入的重掺杂区形成欧姆接触。随后，如图2E所示，研磨减薄塑封层206，直至金属凸块205的原本为凸起状或为不规则平面的顶端被部分研磨掉，从而使得所有的金属凸块205都从减薄的塑封层206中外露，同时每个金属凸块205都具有籍由研磨获得的平坦化的顶端面，这些顶端面都从减薄的塑封层206的顶面中予以外露。
[0026]在图3A中，设置一层导电粘合层306至晶圆300的减薄背面，如果晶圆300的减薄背面设有示意出的金属化层305 (譬如Ti/Ni/Ag或Ti/Ni//Au等多种选择方式)，则导电粘合层306其实是粘贴设置在金属化层305上。其中，在晶圆背面形成导电粘合层306的机制有多种选择形式，如果导电粘合层306选择是焊锡膏、导电银浆等之类导电物质，可以以直接涂覆的方式实现，如果导电粘合层306选择是带有黏接功能的导电薄膜，则它可以直接被贴合到晶圆300背面。在一些实施例中，导电粘合层306的制备可以直接采用晶圆背面涂层技术(Wafer backside coating)实现。在图3B中，将金属箱层307层压到晶圆300的背面，期间利用导电粘合层306进行压合黏接，使得金属箔层307紧密的被层压贴合在晶圆300背面或金属化层305上，使得晶圆背面有效金属厚度在整个晶圆的背面均匀增力口，使厚度均一化。注意金属箔层307具有相当精确控制的厚度，以达到能够提高背面金属有效厚度利于降低导通电阻或其他类型的寄生电阻，同时要求能够消弭【背景技术】中原本引线框架所带来的无法有效减小器件厚度或尺寸的疑虑