VDM0S。
[0056]下面的实施例是结合完整的VDM0S工艺流程，对本发明所提供的VDM0S器件的制作方法进行详细地说明。
[0057]本实施例中，VDM0S器件的具体制作过程如下:
[0058]步骤1:在晶元的一个表面形成外延层，如图3所示。
[0059]其中，晶元即衬底401，形成外延层402的这个表面为晶元正面。
[0060]步骤2:消除外延层表面的缺陷。具体的，在外延层的表面生长牺牲氧化层，如图4所示，通过刻蚀将牺牲氧化层403剥除。
[0061]本步骤用于生长高质量的栅氧化层。
[0062]优选的，该牺牲氧化层403的厚度为lOOnm。
[0063]步骤2:形成栅极，包括生长栅氧化层，沉积多晶硅层和刻蚀多晶硅层，如图5所
/j、l Ο
[0064]具体的，在外延层402表面生长栅氧化层404，在栅氧化层404的表面沉积多晶硅层405,刻蚀部分多晶娃层405形成开口 ο
[0065]优选的，该栅氧化层404的厚度为80?lOOrnn，该多晶硅层405的厚度为600?700nmo
[0066]步骤3:注入P-体区。具体的，利用多晶硅层做屏蔽，通过刻蚀多晶硅层形成的开口注入P-杂质，形成P-体区，采用高温将注入的P-杂质推至需要的深度，P-体区形成于外延层内，如图6所示。
[0067]P-体区406注入的方式有多种，优选的，采用自对准方式注入。
[0068]P-体区406注入的杂质的种类有多种，优选的，该步骤所注入的P-杂质为硼，能量值为80?lOOKeV，注入杂质的剂量参考范围为4.0?5.0e13/cm2，该步骤采用的温度范围为 1100。。?1150。。。
[0069]步骤4:注入N型源区。具体的，在晶元正面涂覆光刻胶，对光刻胶进行光刻形成如图7所示的掩膜图案，然后注入高剂量的N型杂质，在图7所示的位置形成N型源区407。
[0070]N型杂质注入的方式有多种，优选的，采用自对准方式注入。
[0071]注入杂质的种类有多种，优选的，注入的N型杂质为砷或磷，注入杂质剂量值的参考范围为 1.0e15 ?1.0e16/cm2。
[0072]步骤5:沉积介质层。具体的，在已形成栅极的晶元正面采用化学气相淀积的方法沉积介质层，介质层在多晶硅层的侧壁形成侧墙，如图8所示。
[0073]其中，介质层4010的材料有多种，优选的，该介质层4010的材料为二氧化硅或者氮化硅。
[0074]优选的，介质层正面的厚度为120?200nm。其中，介质层的正面如图8所示。
[0075]具体的，侧墙409的厚度根据VDM0S所需的阈值电压确定。
[0076]步骤6:注入P+体区。具体的，利用每两个相对的侧墙作为掩膜窗口，进行P+杂质注入，如图9所示，形成P+体区408。在介质层4010表面沉积ILD层，如图10所示。采用高温回流，将N型源区407和P+体区408推至需要的深度，高温回流使晶元表面变得平坦，为下层光刻做准备。
[0077]具体的，P+杂质注入的方式有多种，优选的，采用自对准方式注入。
[0078]具体的，沉积ILD层4011的方法有多种，优选的，采用无掺杂二氧化硅(UndopedSilic1n Glass,USG)和硼憐??圭酸盐玻璃(Boro-phospho-silicate-glass,BPSG)进行 ILD层4011沉积，可选的，该ILD层4011的厚度为800?lOOOnrn。
[0079]如果侧墙409相对于图10中所示厚度减薄，P+体区横向扩散的深度如图10中P+体区408内侧虚线所示；如果侧墙409相对于图10中所示厚度加厚，P+体区横向扩散的深度如图10中P+体区408外侧虚线所示。
[0080]步骤7:金属层淀积，包括光刻、刻蚀除去外延层上表面两栅极之间的区域，暴露出源极，淀积金属膜和刻蚀金属连线，如图11所示，形成金属层4012。
[0081]具体的，暴露出源极时的光刻方法有多种，可选的，采用接触光刻。
[0082]淀积的方法有多种，可选的，采用物理气相淀积。
[0083]可选的，金属膜的材料有多种，本实施例中，该步骤的金属膜所采用的材料为铝。可选的，所淀积的金属膜的厚度为2800?3200nm。
[0084]本发明实施例提供了一种VDM0S器件，该VDM0S器件采用以上任一方法制作得到。
[0085]本发明实施例与现有技术相比，至少具有以下有益效果:
[0086]本发明实施例形成的侧墙，其厚度是根据VDMOS器件需要的阈值电压确定的。艮P，通过侧墙的厚度控制VDM0S器件的阈值电压。与控制栅氧化层厚度达到需要的阈值电压相t匕，提高了阈值电压的可调范围。与控制P-体区杂质的注入剂量达到需要的阈值电压相t匕，P-体区杂质的注入剂量没有改变，只是P+杂质向N+/P-结一侧的横向扩散深度发生变化，引起沟道区局部杂质浓度的改变，P-体区的杂质浓度没有改变。因此，不会引起沟道电阻变大，也不会使P-体区的杂质浓度过低，造成N+/P-结过早穿通。
[0087]尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
[0088]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【主权项】
1.一种VDMOS器件的制作方法，其特征在于，包括: 在已经形成栅极的晶元正面采用化学气相淀积的方法沉积介质层，使得所述介质层在所述栅极侧壁形成的侧墙达到预定厚度，所述预定厚度是根据需要的阈值电压确定的；利用每两个相对的所述侧墙作为掩膜窗口，进行P+杂质注入。2.根据权利要求1所述的方法，其特征在于，该方法还包括: 确定阈值电压与侧墙厚度的对应关系。3.根据权利要求2所述的方法，其特征在于，确定阈值电压与侧墙厚度的对应关系，包括: 统计已经制作出的VDM0S器件的阈值电压与侧墙厚度，根据统计结果确定阈值电压与侧墙厚度的对应关系。4.根据权利要求2所述的方法，其特征在于，确定阈值电压与侧墙厚度的对应关系，包括: 通过计算机仿真的方式确定阈值电压与侧墙厚度的对应关系。5.根据权利要求1所述的方法，其特征在于，所述介质层的材料为二氧化硅。6.根据权利要求1所述的方法，其特征在于，所述介质层的材料为氮化硅。7.根据权利要求1所述的方法，其特征在于，所述介质层正面的厚度为120?200nm。8.根据权利要求1所述的方法，其特征在于，利用每两个相对的所述侧墙作为掩膜窗口，进行P+杂质注入，包括: 利用每两个相对的所述侧墙作为掩膜窗口，采用自对准方式注入P+杂质。9.一种VDM0S器件，其特征在于，所述VDM0S器件采用权利要求1?4任一项所述的方法制作得到。
【专利摘要】本发明实施例公开了一种VDMOS器件及其制作方法。该方法包括，在已经形成栅极的晶元正面采用化学气相淀积的方法沉积介质层，使得所述介质层在所述栅极侧壁形成的侧墙达到预定厚度，所述预定厚度是根据需要的阈值电压确定的；利用每两个相对的所述侧墙作为掩膜窗口，进行P+杂质注入。本发明实施例能够根据需要制作具有不同阈值电压的VDMOS器件，提高了阈值电压的可调节范围，并且不会使沟道电阻变大或者N+/P-结过早穿通。
【IPC分类】H01L29/06, H01L29/78, H01L21/336
【公开号】CN105470297
【申请号】CN201410456905
【发明人】刘竹
【申请人】北大方正集团有限公司, 深圳方正微电子有限公司
【公开日】2016年4月6日
【申请日】2014年9月10日