一种FinFET器件结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
[0002]摩尔定律指出:集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET, FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
【发明内容】
[0003]本发明提供了一种U型FinFET结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括:
[0004]衬底；
[0005]第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；
[0006]栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二鳍片的侧壁；
[0007]源区，所述源区位于所述第一鳍片未被栅极叠层所覆盖的区域；
[0008]源端外延区，位于所述第一鳍片一端的上方，其长度小于鳍片长度的1/2 ；
[0009]漏区，所述漏区位于所述第二鳍片中未被栅极叠层所覆盖的区域；
[0010]漏端外延区，位于所述第二鳍片中与源区外延区相反的另一端的上方，其长度小于所述鳍片长度的1/2 ；
[0011]侧墙，所述侧墙位于所述第一、第二鳍片两侧，用于隔离源区、漏区和栅极叠层。
[0012]其中，所述第一、第二鳍片具有相同的高度、厚度和宽度。
[0013]其中，所述栅极叠层依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶石圭。
[0014]其中，所述栅极叠层的高度为所述第一、第二鳍片高度的1/2?3/4。
[0015]相应的，本发明还提供了一种U型FinFET器件制造方法，包括:
[0016]a.提供衬底，在所述衬底上形成第一鳍片和第二鳍片；
[0017]b.在所述衬底、所述第一、第二鳍片上方和侧面形成栅极叠层；
[0018]c.去除所述第一、第二鳍片上方和侧面的部分栅极叠层，在未被所述栅极叠层覆盖的第一、第二鳍片两侧形成侧墙；
[0019]d.在所述第一、第二鳍片未被侧墙覆盖的表面上分别形成第一氧化层和第二氧化层，所述第一、第二氧化层位于第一、第二鳍片相反地两端，其长度大于鳍片长度的1/2 ；
[0020]e.在未被所述第一、第二氧化层覆盖的第一、第二鳍片上分别形成源端外延区以及漏端外延区。
[0021]其中，形成所述第一鳍片和第二鳍片的方法为:
[0022]在所述衬底上依次形成沟道材料层和源漏材料层；
[0023]对所述沟道材料层和源漏材料层进行刻蚀，形成第一鳍片和第二鳍片。
[0024]其中，形成所述第一、第二氧化层的方法为:
[0025]以光刻胶覆盖所述半导体结构，以第一、第二氧化层的形状为掩膜版进行刻蚀，使鳍片表面需要生长氧化层的区域暴露出来；
[0026]在未被光刻胶覆盖的区域生成所述第一、第二氧化层。
[0027]其中，形成所述第一、第二氧化层的方法为干氧氧化；形成所述源端外延区以及漏端外延区的方法为同质外延；其中，同质外延生长所述源端外延区以及漏端外延区的同时进行原位掺杂，掺杂杂质的浓度和类型与源漏区相同。
[0028]其中，所述第一、第二鳍片具有相同的高度、厚度和宽度。
[0029]其中，形成所述第一、第二鳍片的方法为各向异性刻蚀。
[0030]其中，所述栅极叠层依次包括:界面层、高K介质层、金属栅功函数调节层以及多晶石圭。
[0031]其中，所述栅极叠层的高度为所述第一、第二鳍片高度的1/2?3/4。
[0032]其中，形成所述栅极叠层的方法为原子层淀积。
[0033]其中，去除部分栅极叠层的方法为各向异性选择性刻蚀。
[0034]其中，形成所述源漏区的方法为倾斜的离子注入。
[0035]其中，形成所述源漏区的方法为侧向散射。
[0036]本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。同时，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。最后，由于该器件具有源漏外延区，即raised-SD的结构，本发明有效的降低了源漏区的寄生电阻，提高了器件的开态电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
【附图说明】
[0037]图1?图14示意性地示出了根据本发明中实施例1中的方法形成U型FinFET器件各阶段的示意图；其中，图10?图13为从器件顶部示出的俯视图；图14为沿鳍片长度方向的投影图；
[0038]图15示出了根据本发明中的实施例所述的方法形成的器件的最终结构；
[0039]图中相同或相似的图形代表相同的部件。
【具体实施方式】
[0040]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0041]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0042]参见图15，本发明提供了一种FinFET结构，包括:衬底100 ;第一鳍片210和第二鳍片220，所述第一鳍片210和第二鳍片220位于所述衬底100上方，彼此平行；栅极叠层300，所述栅极叠层覆盖所述衬底和部分第一鳍片210和第二鳍片220的侧壁；源区410，所述源区位于所述第一鳍片210未被栅极叠层所覆盖的区域；源端外延区240，位于其长度小于所述第一鳍片210—端的上方，其长度小于鳍片长度的1/2 ;漏区420，所述漏区位于所述第二鳍片220未被栅极叠层所覆盖的区域；漏端外延区250，位于所述第二鳍片220中与源区外延区相反的另一端的上方，其长度小于所述鳍片长度的1/2。
[0043]其中，该结构还包括侧墙230，所述侧墙230位于所述第一鳍片210和第二鳍片220两侧，用于隔离源区、漏区和栅极叠层。
[0044]其中，所述第一鳍片210和第二鳍片220具有相同的高度、厚度和宽度。
[0045]其中，所述栅极叠层依次包括:界面层310、高K介质层320、金属栅功函数调节层330以及多晶硅340。
[0046]其中，所述栅极叠层300的高度为所述第一、第二鳍片210、220高度的1/2?3/4。
[0047]本发明在现有FinFET工艺的基础上提出了一种新的U型器件结构，与现有技术中相比，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调