节栅长，改善短沟道效应。由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。同时，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方且位于同一平面内，因而便于制作源漏接触。最后，由于该器件具有源漏外延区，即raised-SD的结构，本发明有效的降低了源漏区的寄生电阻，提高了器件的开态电流。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
[0048]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0049]应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
[0050]如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
[0051]在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或II1-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
[0052]首先结合附图对本发明的实施例1进行详细描述。
[0053]参见图1，示出了本发明中的第一衬底100。所述第一衬底材料为半导体材料，可以是5圭，错，神化嫁等，优选的，在本实施例中，所用衬底为5圭衬底。
[0054]接下来，在所述衬底100上依次外延生长沟道材料层110和源漏材料层120。所述沟道材料层110在经过后续工艺的处理后为器件沟道区的主要部分，可以轻掺杂或者不掺杂；掺杂类型根据器件的类型而定。对于N型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素；对于P型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素。在本实施例中，后续工艺中形成的沟道区具有lel5cm3的掺杂浓度，所采用的掺杂元素为硼，该掺杂通过外延时原位掺杂形成，具体的工艺步骤与现有工艺相同，在此不再赘述。
[0055]所述源漏材料层120在经过后续工艺的处理后，将成为器件源漏区的主要部分，其掺杂浓度与源漏区所需浓度相等；掺杂类型根据器件的类型而定。对于N型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素；对于P型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素。在本实施例中，后续工艺中形成的源漏区具有lel9cm 3的掺杂浓度，所采用的掺杂元素为砷，该掺杂通过外延时原位掺杂形成，具体的工艺步骤与现有工艺相同，在此不再赘述。
[0056]形成源漏材料层120之后的结构如图2所示，图中所示沟道材料层110的厚度为H2，等于器件形成之后栅极叠层高度。源漏材料层120的厚度为Hl。
[0057]接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述沟道材料层110和源漏材料层120进行刻蚀，形成第一鳍片210和第二鳍片220，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。如图3所示，所述第一鳍片210和第二鳍片220刻蚀完成之后的高度等于所述沟道材料层110和源漏材料层120的厚度H2+H1，其中，所述沟道材料层110的厚度H2即为后续工艺中形成的栅极叠层的高度，所述源漏材料层120的厚度Hl即为后续工艺中形成的源漏区的高度。
[0058]接下来，如图4?6所示，在所述衬底100和所述第一鳍片210和第二鳍片220上方和侧面形成栅极叠层300，与现有的FinFET工艺相同，所述栅极叠层300依次包括界面层310、高K介质层320、金属栅功函数调节层330以及多晶硅340。
[0059]其中，所述界面层310的材料为二氧化硅，用于消除第一、第二鳍片表面的缺陷和界面态，考虑到器件的栅控能力以及其他性能，所述界面层310的厚度一般为0.5?I nm ;所述高 K 介质层 320 —般为高 K 介质，如 HfAlON、HfSiAlON, HfTaAlON, HfTiAlON, HfON,HfS1N, HfTaON, HfT1N, A1203、La2O3, ZrO2, LaAlO中的一种或其组合，栅介质层的厚度可以为Inm-1Onm,例如3nm、5nm或8nm,形成高K介质层之后的器件结构如图4所示；所述金属栅功函数调节层330可以采用TiN、TaN等材料制成，其厚度范围为3nm?15nm，形成金属栅功函数调节层330之后的器件结构如图5所示。
[0060]为了使栅极叠层300具有良好的台阶覆盖特性，获得质量优良的薄膜，上述形成栅极叠层的工艺均采用原子层淀积的方法形成。
[0061]接下来，在所述金属栅功函数调节层330表面形成多晶硅340。首先，采用化学汽相淀积的方法在所述器件表面淀积一层多晶硅，使其覆盖整个器件10?50nm ;接下来，对所述多晶硅层进行平坦化，所述平坦化方法可以是化学机械抛光(CMP)，使所述多晶硅表面高度一致，以所述金属栅功函数调节层330作为化学机械抛光的停止层，使其余区域的多晶硅与所述金属栅功函数调节层330平齐；接下来，使用各向异性选择性刻蚀对所述多晶硅层进行定向刻蚀，使其表面与所述源漏材料层120平齐，如图6所示。
[0062]接下来，对覆盖所述第一鳍片210和第二鳍片220的栅极叠层进行各向同性选择性刻蚀，去除其位于多晶硅层340上方的部分，露出所述鳍片，如图7所示。对露出的鳍片进行倾斜的离子注入或者侧向散射形成所述源漏区。
[0063]接下来，如图8所示，在露出的部分所述鳍片的侧壁上形成侧墙230，用于将栅极叠层与源漏区隔开。侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙230可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是1nm-1OOnmjP 30nm、50nm或80nm。
[0064]接下来，在所述源漏区上方形成所述第一、第二氧化层510、520。为了减小源漏区的寄生电阻，本领域中多采用源漏区外延的方式来增大源漏区体积，从而减小寄生电阻，由于器件的对称性和电路的互连结构，外延部分的源漏区往往彼此相连，即多个器件的源端连接相同的电势，漏端连接相同的电势。然而在本发明中，由于源漏区分别位于两个不同的鳍片上，采用之前的外延方法将不可避免的使同一器件的源漏区不通过沟道即刻导通，时器件无法工作。
[0065]为了解决这一问题，本发明提出了一种新型源漏外延结构，即对源区和漏区的鳍片进行部分外延，同时使其外延的部分相互交错，从而达到使源漏区不接触的目的。采用这种方式，有效减小了本发明中的U型结构的FinFET器件的寄生电阻。
[0066]具体的，通过以下步骤形成源漏外延区。首先，如图9所示，采用光刻胶400覆盖所述器件，接下来，第一、第二氧化层的形状为掩膜版进行刻蚀，使鳍片表面需要生长氧化层的区域暴露出来，如图10所示。具体的刻蚀工艺为本领域中的常用手段，在此不再赘述。
[0067]接下来，在未被光刻胶覆盖的区域生成所述第一、第二氧化层240、250。为了保证鳍片与氧化层之间良好的界面性质，本发明采用干氧氧化的方法形成所述第一、第二氧化层，使其覆盖第一、第二鳍片上未被光刻胶400覆盖