具有改进的金属化附着力的半导体结构及其制造方法
【技术领域】
[0001]本发明的各个实施例涉及与现有技术相比具有优越的金属化结构附着力的半导体结构、以及用于制造具有优越的金属化结构附着力的半导体结构的方法。
【背景技术】
[0002]许多半导体器件都是使用多层堆叠结构构造的，其中金属材料(metal material)或金属的材料(metallic material)附着到半导体材料，例如，娃基功率M0SFET。在用于将钛接合到硅的现有技术中，许多现有自动化生产技术，例如机械锯切以及真空辅助芯片拾取，可能导致背侧金属化结构从半导体材料“剥落”。避免硅-钛器件中的背侧金属化结构剥落的当前可行解决方案是，用其他金属替换钛，例如铝-铜-硅化合物。但是，对于许多应用而言，此解决方案可能导致器件性能降低。
【发明内容】
[0003]在各个实施例中，本发明提供了一种半导体结构。该半导体结构可以包括衬底，该衬底具有形成于衬底的第一侧上的第一层，以及形成于该第一层之上的第二层。在各个实施例中，该第二层可以包括多个大体上尖的结构，这些大体上尖的结构贯通第一层并且延伸到衬底中。
【附图说明】
[0004]在附图中，类似的参考符号通常是指在不同视图中的本发明的相同部分。附图不必按比例绘制，相反，重点通常放在说明本发明的原理上。在以下说明中，将参照以下附图描述本发明的各个实施例，其中:
[0005]图1根据一个可能的实施例示出了半导体结构的截面图，该半导体结构包括形成于衬底上的第一导电层、以及形成于第一导电层之上的第二导电层；
[0006]图2A根据一个实施例示出了半导体结构的截面图，该半导体结构包括形成于衬底上的第一导电层、以及形成为通过第一导电层并且进入衬底中的凹部；
[0007]图2B示出了图2A中的半导体结构的截面图，其中第二导电层已形成于第一导电层之上；
[0008]图3A和图3B示出了通过分析半导体结构的一个可能实施例而获得的实验结果；
[0009]图4A和图4B以流程图的形式示出了根据各个实施例的形成半导体结构的方法；
[0010]图5A和图5B以流程图的形式示出了根据各个实施例的形成半导体结构的另一种方法。
【具体实施方式】
[0011]以下详细说明将参照附图进行，附图以图示的方式示出了可以实践本发明的具体细节和实施例。
[0012]本说明书中所用的术语“示例性”是指“用作示例、实例或例证”。在本说明书中被描述为“示例性”的任何实施例或设计并不视作相对于其他实施例或设计优选或有优势。
[0013]关于形成于侧或表面“之上”的沉积材料所使用的术语“之上”是指该沉积材料可以“直接”形成于所暗指侧或表面上，例如，与其直接接触。关于形成于侧或表面上的沉积材料使用的术语“之上”在本说明书中可以用于表示“间接地”形成于该暗指的侧或表面上，暗指侧或表面与沉积材料之间布置了一个或多个其他层。
[0014]本说明书中所用的术语“载体结构”应理解为包括各种结构，例如，引线框架、诸如硅衬底等的半导体衬底、印刷电路板、以及/或者各种柔性衬底。
[0015]在各个实施例中，本发明提供了具有改进的背侧金属化结构附着特性的半导体器件，能够承受现代自动化制造技术。
[0016]根据各个实施例，如图1中所示，本发明公开了半导体结构100。半导体结构100可以包括衬底102、第一导电层104，该第一导电层可以形成于衬底102的第一侧102a上和/或之上。在各个实施例中，半导体结构100可以进一步包括形成于第一导电层104上和/或之上的第二导电层106。第二导电层106可以包括多个大体上尖的结构108或者基本上由多个大体上尖的结构108构成，这些大体上尖的结构贯通第一导电层104 (换言之，延伸通过第一导电层104)并且进一步延伸到衬底102中。根据各个实施例，半导体结构100，尽管在本说明书中一般相对于二极管进行描述，但是可以实施在各种半导体器件中，例如，钛耦合和/或附着到η型掺杂硅的器件，例如，硅基功率M0SFET，例如英飞凌科技股份有限公司的CoolMOS?。在一些实施例中，半导体结构100可以在不使用衬底102的情况下实施。根据各个实施例，半导体结构100可以使用另一种材料制成，该材料用作衬底102的代用品，并且将完整结构沉积到衬底102上。根据一个实施例，半导体结构100可以实施为叠层结构，其中衬底102可以是娃和/或基于娃的层。在至少一个实施例中，半导体结构100可以实施为叠层结构，其中第一导电层104可以是钛和/或基于钛的层。根据一个实施例，半导体结构100可以实施为叠层结构，其中第二导电层106可以实施为铝和/或基于铝的层。根据一个实施例，半导体结构100可以实施为叠层结构，其中衬底102可以是基于二氧化娃的层，第一导电层104可以是基于钛钨的层，并且第二导电层106可以是基于铝的层。根据一个实施例，半导体结构100可以实施为叠层结构，其中衬底102可以是基于二氧化硅的层，第一导电层104可以是基于氮化钛的层，并且第二导电层106可以是基于铝的层。根据一个实施例，半导体结构100可以实施为叠层结构，其中衬底102可以是基于铜的层，第一导电层104可以是非导电的基于氧化铝的层，并且第二导电层106可以是非导电的基于氮化硅的层。根据多个示例性实施例，半导体结构100可以实施为叠层结构，其中多个大体上尖的结构108可以用于增大非导电层之间的附着力。在各个实施例中，衬底102可以包括半导体材料或者基本上由半导体材料构成，例如锗、硅锗、碳化硅、氮化镓、铟、氮化铟镓、砷化铟镓、氧化铟镓锌或者其他元素和/或化合物半导体，例如II1-V族化合物半导体，例如，砷化镓或者磷化铟，或者I1-VI族化合物半导体或者三元化合物半导体或者四元化合物半导体，视给定应用的需要而定。衬底102可以包括例如玻璃和/或各种聚合物或者基本上由例如玻璃和/或各种聚合物构成。衬底102可以是绝缘体上硅(SOI)结构。在一些实施例中，衬底102可以是印刷电路板。根据各个实施例，衬底102可以是柔性衬底，例如，柔性塑料衬底，例如，聚酰亚胺衬底。在各个实施例中，衬底102可以由以下材料中的一个或多个构成，或者可以包括以下材料中的一个或多个:聚酯膜、热固塑料、金属、金属化塑料、金属箔以及聚合物。在各个实施例中，衬底102可以是柔性层合(laminate)结构。根据各个实施例，衬底102可以是半导体衬底，例如，硅衬底。在一些实施例中，衬底102可以是多层衬底，例如，多层聚合物、多层玻璃陶瓷、多层玻璃陶瓷铜等。衬底102可以包括或者基本上由其他材料或者材料组合构成，例如，各种电介质、金属和聚合物，视给定应用的需要而定。在各个实施例中，衬底102可以具有厚度Tl，该厚度Tl在从约100 μ m到约700 μ m的范围内，例如，在从约150 μ m到约650 μ m的范围内，例如，在从约200 μ m到约600 μ m的范围内，例如，在从约250 μ m到约550 μ m的范围内，例如，在从约300 μ m到约500 μ m的范围内，例如，在从约350 μ m到约450 μ m的范围内。在一些实施例中，衬底102可以具有厚度Tl，该厚度Tl为至少约100 μ m，例如，至少150 μ m，例如，至少200 μ m，例如，至少250 μ m，例如，至少300 μ m。在各个实施例中，衬底102可以具有厚度Tl，该厚度Tl小于或等于约700 μ m，例如，小于或等于650 μ m，例如，小于或等于600 μ m，例如，小于或等于550 μ m，例如，小于或等于500 μ m。根据各个实施例，衬底102可以具有厚度Tl，该厚度Tl可以是给定应用可能需要的任何厚度。在各个实施例中，衬底102可以是正方形或者大体上正方形形状。衬底102可以是矩形或者大体上矩形形状。根据各个实施例，衬底102可以是圆形或者大体上圆形形状。衬底102可以是椭圆形或者大体上椭圆状形状。根据各个实施例，衬底102可以是三角形或者大体上三角形形状。衬底102可以是十字形或者大体上十字形形状。根据各个实施例，衬底102可以形成为给定应用可能需要的任何形状。
[0017]在各个实施例中，第一导电层104可以由导电材料构成，例如，金属的材料、金属化材料、金属箔、元素金属以及/或者金属合金。例如，第一导电层104可以包括铜、镍、锡、铅、银、金、铝、钛、镓、铟、硼以及这些金属的各种合金，例如铜镍合金、镍-铝合金、铝-铜-硅合金等，或者基本上由其构成。在一些实施例中，第一导电层104可以是多层衬底，例如，多层聚合物、多层玻璃陶瓷、多层玻璃