[0090]此外，由于本实施例以形成无结型的通道晶体管和无结型的逻辑晶体管为例，如前文所述，本实施例中对所述半导体层120进行η型离子掺杂，因此本步骤中应当相应地形成η型的第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b，进而为形成无结型的通道晶体管和无结型的逻辑晶体管提供条件。
[0091]形成无结型的通道晶体管和无结型的逻辑晶体管的好处在于，由于器件的进一步缩小，使得源极、漏极和沟道区域的面积缩小，在形成传统的PN结晶体管时，对源极和漏极掺杂的控制难度增加，在源极、漏极和沟道区域之间形成PN结变得越来越困难。本实施例中的源极、漏极和沟道区域掺杂类型一致有利于减小掺杂难度，同时还可以抑制短沟道效应，在几个纳米尺寸下仍然可以工作。
[0092]参考图5所示，在本实施例中，在形成所述第一源极150a以及第一漏极150b和第二源极140a以及第二漏极140b之后，还包括以下步骤:
[0093]在所述逻辑晶体管的第一源极150a和第一漏极150b以及通道晶体管的第二源极140a和第二漏极140b的表面分别形成第一金属娃化物层151、第二金属娃化物层141。所述第一金属硅化物层151 (或第二金属硅化物层141)有利于减小第一源极150a、第一漏极150b(或第二源极140a、第二漏极140b)与后续形成的导电插塞之间的接触电阻。
[0094]在本实施例中，第一金属硅化物层151、第二金属硅化物层141为镍硅化物层。但是本发明对此不作限定，在本发明的其他实施例中，第一金属硅化物层151、第二金属硅化物层141也可以是其他材料，例如钴硅化物或者钨硅化物等。
[0095]在形成所述第一金属娃化物层151、第二金属娃化物层141之后,本实施例将去除第一伪栅130b和第二伪栅130a，并在所述第一伪栅130b和第二伪栅130a的位置形成第一金属栅极和第二金属栅极，进而分别形成位于逻辑器件区10以及存储器件区20的逻辑晶体管以及通道晶体管。
[0096]具体来说，参考图6，在本实施例中，去除所述第一伪栅130b和第二伪栅130a的步骤包括:
[0097]在所述衬底上形成覆盖所述第一伪栅130b以及第二伪栅130a的介质层200 ；
[0098]平坦化所述介质层200，使所述第一伪栅130b以及第二伪栅130a从所述介质层200露出，以便于后续步骤中去除所述第一伪栅130b以及第二伪栅130a。
[0099]在具体实施时，可以采用化学机械研磨的方式平坦化所述介质层200，并以检测到所述第一伪栅130b以及第二伪栅130a的材料为研磨停止信号，即在研磨至第一伪栅130b以及第二伪栅130a时停止研磨，进而达到上述的使第一伪栅130b以及第二伪栅130a从介质层200中露出的目的。
[0100]在这之后，参考图7，去除部分介质层200以露出所述存储器件区20中的第二源极140a和第二漏极140b的其中之一(在本实施例中露出第二源极140a)，本步骤的目的在于露出所述第二源极140a以便为后续形成电容器提供条件，形成电容器的步骤将在后续部分进行说明。
[0101]由于在所述半导体层120的侧壁也形成有侧墙122，在本实施例中，也将从介质层200暴露出的半导体层120侧壁的侧墙122 —同去除(参考图7右侧的半导体层120的侧壁)，这样在后续形成所述电容器时，这一部分的半导体层120也可以作为形成的电容器的一部分，也就是说，形成的电容器不仅仅包括通道晶体管的源极或者漏极与电介质层、金属层，还包括部分半导体层120与电介质层、金属层，这样可以增加后续形成的电容器的电容。
[0102]但是由于通道晶体管的第二源极140a与电介质层、金属层已经可以形成电容器，因而本发明对是否必须去除所述半导体层120侧壁的侧墙122不作限定。
[0103]参考图8，刻蚀以去除所述第一伪栅130b以及第二伪栅130a，以在所述介质层中形成第一开口和第二开口 50。
[0104]此外，本实施例中还将位于第一伪栅130b以及第二伪栅130a下方的栅氧层131也去除，进而为后续形成第一金属栅极和第二金属栅极提供条件。
[0105]在本实施例中，在第一开口 50和第二开口 51中分别形成第一金属栅极和第二金属栅极之前，还包括以下步骤:
[0106]结合参考图9，在所述第一开口 50、第二开口 51底部以及所述露出的通道晶体管的第二源极140a或者漏极140b其中之一的表面形成电介质材料，其中，位于第一开口 50、第二开口 51底部的电介质材料分别为后续形成的第一金属栅极和第二金属栅极的栅介质层144,位于第二源极140a)表面的电介质材料为所述电容器的电介质层170。
[0107]具体来说，可以先在第一开口 50、第二开口 51中、介质层200表面以及露出的第二源极140a上形成电介质材料，然后刻蚀掉部分电介质材料，仅保留上述的位于第一开口50、第二开口 51底部以及露出的第二源极140a表面的电介质材料。也就是说，本实施例在形成所述第一开口、第二开口 50中的栅介质层144的同时也形成了电容器的电介质层170，不需要专门设置额外的步骤来形成电容器的电介质层，只需要改变刻蚀去除部分电介质材料时的掩模图案即可，相对于现有技术更加简单方便。
[0108]在本实施例中，所述电容器的电介质层170的厚度在1.5纳米?3纳米的范围内，但是此数值范围仅为本实施例所采用，具体厚度应当根据实际情况进行调整。一般来说，电介质层170的厚度越小越有利于增加形成电容器的电容器量。
[0109]在本实施例中，可以采用高K材料形成所述电介质材料，一方面，高K材料的电介质材料意味着形成的栅介质层144也是高K材料，这可以增加后续形成的逻辑晶体管和通道晶体管中金属栅极的栅控能力；另一方面，高K材料的电介质材料意味着电容器的电介质层也为高K材料，根据电容器量与k值成正比的原理，这可以增加形成电容器的电容。
[0110]具体的，在本实施例中，所述高K电介质材料可以采用如LaO、A10、BaZrO,HfZrO, HfZrON,HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(BaSr) T13 (BST)、Al2O3,Si3N4,或者氮氧化物作为材料，本发明对此不作限定。
[0111]结合参考图10，在所述第一伪栅130b和第二伪栅130a的位置，也就是所述第一开口 50和第二开口 51中形成第一金属栅极133和第二金属栅极134，以分别形成所述通道晶体管和逻辑晶体管。
[0112]具体的，可以在所述第一开口 50、第二开口 51中以及所述电介质层170上形成金属材料层，其中，位于第一开口 50、第二开口 51中的金属材料层形成所述第一金属栅极133和第二金属栅极134，进而在衬底的逻辑器件区10以及存储器件区20中分别形成所述逻辑晶体管和通道晶体管；同时，位于所述电介质层170上的金属材料层形成所述电容器的金属层160 ;所述金属层160、电介质层170以及电介质层170下方的第二源极140a共同形成存储器件的电容器(所述存储器件包括电容器以及所述通道晶体管)，具体来说，形成SIM(silicon-1nsulator-metal)结构的电容器。
[0113]本实施例可以在形成所述逻辑晶体管和通道晶体管的金属栅极的同时形成所述电容器的金属层160，无需额外增加形成电容器的步骤，相对于现有技术专门增加若干步骤形成电容器的方式，本发明更加简便。
[0114]具体的，可以在所述第一开口、第二开口 50中、电介质层200以及露出的通道晶体管的第二源极140a或者漏极140b其中之一(本实施例中为第二源极140a)的表面形成金属材料层，然后平坦化所述金属材料层，使所述电容器的金属层的表面与所述第一金属栅极133和第二金属栅极134的表面齐平(参考图10所示)，这样可以去除多余部分的金属材料层，剩余的金属材料层便形成所述第一金属栅极133、第二金属栅极134以及金属层160。
[0115]在本实施例中，所述电容器的金属层160为钨或者铝金属层。但是本发明对此不作限定。
[0116]在此之后，本实施例还包括去除形成于逻辑晶体管和通道晶体管上的介质层200，然后在逻辑晶体管和通道晶体管上的源漏极上形成导电插塞等部件。如前文所述，由于所述源漏极上形成有金属硅化物层141、151，所述金属硅化物层141、151能够减小源极或漏极与导电插塞之间的接触电阻。
[0117]此外，本发明还提供一种埋入式DRAM器件，参考图10，在本实施例中所述埋入式DRAM器件所述包括:
[0118]衬底，所述衬底包括存储器件区20以及至少一个逻辑器件区10 ；
[0119]位于所述衬底的存储器件区20中的通道晶体管和电容器以及位于所述逻辑器件区10中的逻辑晶体管；所述通道晶体管的源极或者漏极(本实施例中为第二源极140a)上依次形成有电介质层170和金属层160,所述第二源极140a、所述电介质层170以及所述金属层160用于构成电容器。
[0120]在本实施例中，所述逻辑晶体管以及通道