半导体器件及半导体器件的制造方法
【技术领域】
[0001] 本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。
【背景技术】
[0002] 最小化集成电路（1C)的最近趋势导致了更小的器件，该更小的器件消耗更低的 功率但是以更高速度提供更多功能。为了实现这些优点中的一种或多种，考虑1C设计和/ 或制造中的多种开发。
【发明内容】
[0003] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器 件，包括：衬底，具有有源区域；第一栅极结构，位于所述衬底的顶面上方；第二栅极结构， 位于所述衬底的顶面上方，其中，所述第二栅极结构邻近所述第一栅极结构；一对第一间隔 件，位于所述第一栅极结构的每一个侧壁上；一对第二间隔件，位于所述第二栅极结构的每 一个侧壁上；绝缘层，至少位于所述第一栅极结构上方；第一导电部件，位于所述有源区域 上方；以及第二导电部件，位于所述衬底上方，其中，所述第一导电部件的顶面与所述第二 导电部件的顶面共面。
[0004] 该半导体器件还包括第三导电部件，其中，所述第三导电部件位于所述第一导电 部件或所述第二导电部件上方。
[0005] 在该半导体器件中，所述第一导电部件具有锥形。
[0006] 在该半导体器件中，所述第二导电部件具有L形或U形。
[0007] 在该半导体器件中，所述第二导电部件的一部分嵌入所述第一导电部件中。
[0008] 在该半导体器件中，所述第一导电部件或所述第二导电部件包括钨。
[0009] 在该半导体器件中，所述绝缘层包括氮化硅。
[0010] 根据本发明的另一方面提供了一种集成电路，包括：衬底，包括：源极部件；和漏 极部件；第一栅极结构，位于所述衬底的顶面上方，其中，所述第一栅极结构位于所述源极 部件与所述漏极部件之间；第二栅极结构，位于所述衬底的顶面上方，其中，所述第二栅极 结构邻近所述第一栅极结构和所述源极部件；一对第一间隔件，位于所述第一栅极结构的 每一个侧壁上；一对第二间隔件，位于所述第二栅极结构的每一个侧壁上；绝缘层，至少位 于所述第一栅极结构上方；第一导电部件，位于所述源极部件或所述漏极部件上方，其中， 所述第一导电部件的顶面与所述绝缘层的顶面共面；第二导电部件，位于所述衬底上方； 以及第三导电部件，其中，所述第三导电部件位于所述第一导电部件或所述第二导电部件 上方。
[0011] 在该集成电路中，所述第一导电部件或所述第二导电部件具有L形。
[0012] 在该集成电路中，所述第二导电部件的一部分位于所述第一导电部件、所述第二 栅极结构以及所述第二栅极结构的每一个侧壁上的一对第二间隔件之间。
[0013] 在该集成电路中，所述一对第二间隔件包括：第一侧壁间隔件；以及第二侧壁间 隔件，其中，所述第一侧壁间隔件的顶面与所述第二侧壁间隔件的顶面不共面。
[0014] 在该集成电路中，所述第二导电部件位于所述第二侧壁间隔件上方。
[0015] 在该集成电路中，所述第二导电部件电连接至所述第二栅极结构。
[0016] 在该集成电路中，所述第二导电部件电连接至所述漏极部件或所述源极部件。
[0017] 在该集成电路中，所述第二导电部件的一部分位于所述第二栅极结构上方。
[0018] 在该集成电路中，所述绝缘层嵌在所述第一栅极结构的每一个侧壁上的一对第一 间隔件之间。
[0019] 根据本发明的又一方面，提供了一种制造半导体器件的方法，包括：在衬底中形成 有源区域；在所述衬底上形成第一栅极结构和第二栅极结构，其中，所述第二栅极结构邻近 所述第一栅极结构；在所述第一栅极结构和所述第二栅极结构上形成绝缘层；在所述第一 栅极结构的每一个侧壁上形成一对第一间隔件；在所述第二栅极结构的每一个侧壁上形成 一对第二间隔件；以及在所述有源区域上方形成第一导电部件。
[0020] 该方法还包括在所述衬底上方形成第二导电部件，其中，所述第一导电部件的顶 面与所述第二导电部件的顶面共面。
[0021 ] 该方法还包括形成第三导电部件，其中，所述第三导电部件位于所述第一栅极结 构或所述第二栅极结构上方。
[0022] 该方法还包括：蚀刻所述绝缘层的位于所述第一栅极结构上方的一部分；蚀刻所 述第一栅极结构的一部分；以及至少在所述第一栅极结构上方沉积第一导电材料，其中，所 述第一导电材料的顶面的一部分与保持在所述第二栅极结构上方的绝缘层的顶面共面。
【附图说明】
[0023] 当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方 面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清 楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0024] 图1是根据一些实施例的半导体器件的示意性截面图。
[0025] 图2A是根据一个或多个实施例的半导体器件的示意性截面图。
[0026] 图2B是根据一个或多个实施例的图2A中所示的半导体器件的部分布局图。
[0027] 图3A是根据一个或多个实施例的半导体器件的示意性截面图。
[0028] 图3B是根据一个或多个实施例的图3A中所示的半导体器件的部分布局图。
[0029] 图4A是根据一个或多个实施例的半导体器件的部分布局图。
[0030] 图4B是根据一个或多个实施例的图4A中所示的半导体器件的一部分的示意性截 面图。
[0031] 图5是根据一些实施例的制造半导体器件的方法的流程图。
[0032] 图6A至图6F是根据一些实施例的处于各个制造阶段的图5中所示方法的半导体 器件的示意性截面图。
【具体实施方式】
[0033] 以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。 以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本 发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部 件形成为直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得 第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号 和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例 和/或配置之间的关系。
[0034] 此外，为了便于描述，本文中可以使用诸如"在…下方"、"在…下面"、"下部"、 "在…上面"、"上部"等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件 的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同 的方位。装置可以以其它方式定位（旋转90度或在其他方位），并且在本文中使用的空间 关系描述符可同样地作相应地解释。此外，当第一元件被描述为"连接"或"耦合"至第二 元件时，这种描述包括第一元件与第二元件彼此直接连接或耦合的实施例，也包括通过第 一元件与第二元件之间的一个或多个其他的中间元件而使第一元件与第二元件彼此不直 接连接或耦合的实施例。
[0035] 图1是根据一些实施例的半导体器件100的示意性截面图。半导体器件100包 括：衬底102 ;层间介电（ILD)层106 ;栅极结构108a、108b、108c和108d ; -对第一间隔件 110a和112a ; -对第二间隔件110b和112b ;-对第三间隔件110c和112c ;-对第四间隔 件110(1和112(1;绝缘层1143、11413、114(3和114(1;第一导电部件120、122和124 ;硅化物区 域126 ;第二导电部件130 ;第三导电部件132 ;以及ILD层134。
[0036] 半导体器件100包括有源元件和/或无源元件。有源元件的实例包括（但不限 于）晶体管和二极管。晶体管的实例包括（但不限于）金属氧化物半导体场效应晶体管 (M0SFET)、互补金属氧化物半导体（CMOS)晶体管、双极结型晶体管（BJT)、高压晶体管、高 频晶体管、P-沟道和/或η-沟道场效应晶体管（PFET/NFET)、FinFET以及具有凸起的源极 /漏极的平面M0S晶体管等。无源元件的实例包括（但不限于）电容器、电感器、熔丝和电 阻器。在图1中所示的示例性配置中，半导体器件100是晶体管的一部分。源极部件（未 示出）、漏极部件（未示出）、沟道部件（未示出）以及栅极结构（如，栅极结构l〇8a、108b、 108c或108d)共同地限定晶体管。
[0037] 衬底102包括块状硅、半导体晶圆、绝缘体上硅（SOI)衬底或硅锗衬底。包括III 族、IV族和V族元素的其他半导体材料在各个实施例的范围内。
[0038] 衬底102包括有源区域104a和一个或多个隔离结构104b。有源区域104a通过一 个或多个隔离结构l〇4b与半导体器件100的其他元件隔离。标记105示意性地示出了所 描述的结构（如，有源区域l〇4a或隔离结构104b)布置在半导体器件100的多个区域中， 在通篇的一个或多个实施例中该结构并不相同。
[0039] 有源区域104a是衬底102的掺杂区域并且包括源极部件（未示出）、漏极部件（未 示出）和位于源极部件与漏极部件之间的沟道部件（未示出）。有源区域104a的材料的实 例包括（但不限于）掺杂有多种类型的P-掺杂剂和/或η-掺杂剂的半导体材料。有源区 域104a本文中被称为定义氧化物（0D)区域或图案。
[0040] -个或多个隔离结构104b将有源区域104a与半导体器件100的其他部分隔离。 在一些实施例中，一个或多个隔离结构104b嵌入衬底102中。在一些实施例中，一个或多 个隔离结构l〇4b位于衬底102上方。在一些实施例中，一个或多个隔离结构104b是浅沟 槽隔离（STI)结构。
[0041] ILD层106位于有源区域104a或隔离结构104b上方。ILD层106本文中也被称 为ILD0层，即，层间介电0(ILD0)层。
[0042] 栅极结构108a、108b、108c和108d位于衬底102的顶面上方。栅极结构108a和 108b位于有源区域104a上方。栅极结构108c位于标记105上方。在一些实施例中，栅极 结构108c位于有源区域104a上方。在一些实施例中，栅极结构108c位于隔离结构104b 上方。栅极结构l〇8d位于隔离结构104b上方。图1中所示的示图是示例性的，并且有源 区域104a或一个或多个隔离结构上方的栅极结构的数量可以变化。在一些实施例中，栅极 结构108a和108b位于沟道区域（未示出）上方。在一些实施例中，栅极结构108a、108b、 108c和108d本文中被称为多晶硅（P0)图案并且在附图中通过符号"P0"示意性地示出。栅 极结构l〇8a、108b、108c或108d的材料的实例包括（但不限于）金属和多晶硅。在一些实 施例中，栅极结构l〇8a、108b、108c或108d包括伪栅极。在一些实施例中，栅极结构108a、 108b、108c或108d包括金属栅极。栅极结构108a、108b、108c和108d彼此邻近。在一些实 施例中，邻近的栅极结构是位于半导体器件100中的其他栅极结构的预定距离内的栅极结 构。在一些实施例中，去除栅极结构108a的一部分。
[0043] -对第一间隔件110a和112a位于栅极结构108a的相对侧壁上。例如，该对第一 间隔件110a和112a包括介电层。第一间隔件110a的高度小于第一间隔件112a的高度。 在一些实施例中，第一间隔件112a的高度大于栅极结构108a的高度。在一些实施例中，第 一侧壁间隔件ll〇a的顶面与第一侧壁间隔件112a的顶面不共面。
[0044] -对第二间隔件110b和112b位于栅极结构108b的相对侧壁上。例如，该对第二 间隔件110b和112b包括介电层。在一些实施例中，第二间隔件110b或112b的高度大于 栅极结构l〇8b的高度。
[0045] -对第三间隔件110c和112c位于栅极结构108c的相对侧壁上。例如，该对第三 间隔件110c和112c包括介电层。在一些实施例中，第三间隔件110c或112c的高度大于 栅极结构l〇8c的高度。
[0046] -对第四间隔件110d和112d位于栅极结构108d的相对侧壁