上。例如，该对第四 间隔件110d和112d包括介电层。在一些实施例中，第四间隔件110d或112d的高度大于 栅极结构l〇8d的高度。
[0047] 绝缘层114a位于栅极结构108a上方。在一些实施例中，绝缘层114a的高度基 本等于第一间隔件112a的高度。在一些实施例中，绝缘层114a的顶面与第一间隔件112a 的顶面基本共面。在一些实施例中，去除绝缘层114a的一部分。在一些实施例中，绝缘层 114a包括硬掩模。
[0048] 绝缘层114b位于栅极结构108b上方。在一些实施例中，绝缘层114b的高度基本 等于第二间隔件ll〇b或112b的高度。在一些实施例中，绝缘层114b的顶面与第二间隔件 110b或112b的顶面基本共面。在一些实施例中，去除绝缘层114b的一部分。在一些实施 例中，绝缘层114b包括硬掩模。在一些实施例中，绝缘层114b嵌在该对第二间隔件110b 与112b之间。
[0049] 绝缘层114c位于栅极结构108c上方。在一些实施例中，绝缘层114c的高度基本 等于第三间隔件ll〇c或112c的高度。在一些实施例中，绝缘层114c的顶面与第三间隔件 110c或112c的顶面基本共面。在一些实施例中，去除绝缘层114c的一部分。在一些实施 例中，绝缘层114c包括硬掩模。在一些实施例中，绝缘层114c嵌在该对第三间隔件110c 与112c之间。
[0050] 绝缘层114d位于栅极结构108d上方。在一些实施例中，绝缘层114d的高度基本 等于第四间隔件ll〇d或112d的高度。在一些实施例中，绝缘层114d的顶面与第四间隔件 110d或112d的顶面基本共面。在一些实施例中，去除绝缘层114d的一部分。在一些实施 例中，绝缘层114d包括硬掩模。在一些实施例中，绝缘层114d嵌在该对第四间隔件110d 与112d之间。
[0051] 第一导电部件120、122或124位于半导体器件100上方，以提供与半导体器件100 的电连接。
[0052] 第一导电部件120嵌入ILD层106中，以提供与栅极结构108a和栅极结构108a或 108b的对应暴露的源极/漏极部件（如，有源区域104a)的电连接。在一些实施例中，第一 导电部件120的顶面与绝缘层114a、114b、114c或114d的顶面共面。在一些实施例中，第 一导电部件120具有变化的厚度。在一些实施例中，第一导电部件120具有逐渐减小的形 状，例如，锥形。在一些实施例中，第一导电部件120具有L形。
[0053] 第一导电部件122嵌入ILD层106中，以提供与栅极结构108b或108c的暴露的 源极/漏极部件（如，有源区域l〇4a)的电连接。在一些实施例中，第一导电部件122的顶 面与绝缘层114a、114b、114c或114d的顶面共面。第一导电部件120、122和124位于有源 区域104a上方并且属于在本文中被称为MD1层或图案的下部导电层。MD1层是氧化物上方 的金属〇层并且在附图中示意性地示出有符号"MD1"。
[0054] 第一导电部件124至少部分地延伸进隔离结构104b中。第一导电部件124位于 隔离结构l〇4b上方并且属于在本文中被称为MD1层或图案的下部导电层。在一些实施例 中，第一导电部件124的顶面与绝缘层114a、114b、114c或114d的顶面共面。在一些实施 例中，第一导电部件124嵌入隔离结构104b中。
[0055] 硅化物区域126位于第一导电部件120和122与半导体器件100的有源区域 104a(如，源极/漏极部件）的顶面之间。
[0056] 第二导电部件130位于对应的第一导电部件120上方并且电耦合至对应的第一导 电部件120。第二导电部件130本文中被称为多晶硅上方的金属0(ΜΡ)层或图案并且在附 图中示意性地示出有符号"MP"。在一些实施例中，第二导电部件130与栅极结构108a直接 电接触。在一些实施例中，第二导电部件130与对应的第一导电部件120直接电接触。图 1中所示的示图是示例性的，并且第二导电部件130的数量可以变化。在一些实施例中，第 二导电部件130电连接至一个以上的第一导电部件。在一些实施例中，第一导电部件120 的顶面与第二导电部件130的顶面共面。在一些实施例中，第二导电部件130具有变化的 厚度。在一些实施例中，第二导电部件130具有锥形。在一些实施例中，第二导电部件130 具有L形。在一些实施例中，第二导电部件130具有U形。在一些实施例中，第二导电部件 130嵌入第一导电部件120中。在一些实施例中，第二导电部件130的材料与第一导电部 件120的材料基本类似。在一些实施例中，第二导电部件130的一部分嵌在第一导电部件 120、栅极结构108a以及一对第一间隔件110a和112a之间。在一些实施例中，第二导电部 件130直接位于第一间隔件110a上。在一些实施例中，第二导电部件130电连接至栅极结 构 108a。
[0057] 第三导电部件132位于第一导电部件120、122和124以及第二导电部件130上方。 第三导电部件132嵌入ILD层134中。第三导电部件132属于在本文中被称为MD2层或图 案的上部导电层。MD2层也被称为氧化物上方的金属0层并且在附图中示意性地示出有符 号 "MD2"。
[0058] 第三导电部件132位于栅极结构108a、108b、108c和108d上方。在一些实施例 中，通过第一导电部件122将第三导电部件132电耦合至栅极结构108b或108c的源极/ 漏极。在一些实施例中，将第三导电部件132配置为提供与第一导电部件120和122或第 二导电部件130的电连接。在一些实施例中，将第三导电部件132配置为提供与半导体器 件100的有源区域l〇4a的电连接。在一些实施例中，将第三导电部件132配置为提供与半 导体器件100的一个或多个隔离区域（如，隔离结构104b)的电连接。
[0059] 在一些实施例中，第三导电部件132电耦合至第一导电部件122或124。在一些实 施例中，绝缘层114b、114c和114d将对应的栅极结构108b、108c和108d与第三导电部件 132电绝缘。在一些实施例中，第三导电部件132位于有源区域104a上方。在一些实施例 中，第三导电部件132位于隔离结构104b上方。图1中所示的示图是示例性的，并且第三 导电部件132的数量可以变化。在一些实施例中，第三导电部件132电连接至第一导电部 件120、122和124中的一个或多个。在一些实施例中，第三导电部件132电连接至一个或 多个第二导电部件130。在一些实施例中，第三导电部件132电连接至半导体器件100中的 其他层（未示出）。在一些实施例中，当与位于栅极结构l〇8a上面的类似的导电部件相比 较时，将第二导电部件130配置为提供与栅极结构108a的更大的接触面积。
[0060] ILD层134位于ILD层106上方。ILD层134本文中也被称为"ILD1层"，即，层间 介电1(ILD1)层。
[0061] 从导电材料独立地选择MP、MD1和MD2层，并且该MP、MD1和MD2层属于衬底102 上方的第一（即，最下部）导电材料层，即，在本文中被称为"M0层（即，金属0(M0)层）")， 该M0层是半导体器件100的最下部金属层。在一些实施例中，MP、MD1和MD2层是金属并 且属于第一金属层M0。在附图中M0层示意性地示出有符号"M0"。在至少一个实施例中， 通过两个步骤来形成M0层。例如，在第一步骤中，下部（即，MD1和MP层的顶面）与绝缘层 114a、114b、114c和114d基本共面。在第二步骤中，上部（即，MD2层）形成在对应的MD1 和MP层以及栅极结构108a、108b、108c和108d上方。在一些实施例中，M0层被称为局部 互连层。
[0062] 在一些实施例中，MD1、MP和MD2层中一个或多个的提供了半导体器件100的各种 元件之间和/或半导体器件100的一个或多个元件与外部电路之间的电连接。上述结构是 示例性配置，各个实施例中预期半导体器件100的元件之间的电连接的其他布置。例如，在 一个或多个实施例中，一个或多个通孔层（未示出）位于M0层上方并且连接至M0层。在 一些实施例中，一个或多个通孔层（未示出）提供了与M0层上方的又一金属层（未示出） 的电连接。
[0063] 图2A是根据一个或多个实施例的半导体器件200的示意性截面图。半导体器件 2〇〇是具有类似元件的图1中所示的半导体器件1〇〇的实施例。如图2A中所示，类似的元 件具有与图1中所示的相同的参考标号。与图1相比较，图2A的半导体器件200不包括：隔 离结构104b ;ILD 106 ;栅极结构108d ; -对第四隔离件llOd和112d ;绝缘层114b和114d ; 第一导电部件124 ;第二导电部件130 ;以及第三导电部件132。
[0064] 与图1相比较，半导体器件200包括晶体管201和第二导电部件230。第二导电部 件230是图1中所示的第二导电部件130的实施例。第一导电部件220是图1中所示的第 一导电部件120的实施例。第一间隔件210a是图1中所示的第一间隔件110a的实施例。 第二间隔件212b是图1中所示的第二间隔件112b的实施例。
[0065] 晶体管201包括有源区域104a和栅极结构108b，该有源区域包括源极部件（未示 出）、漏极部件（未示出）和沟道区域（未示出）。
[0066] 与图1相比较，第二导电部件230电连接至栅极结构108b。第二导电部件230电 耦合至对应的第一导电部件220。在一些实施例中，第二导电部件230与栅极结构108b直 接接触。尽管图2A未示出栅极结构108b上方的绝缘层114b，但是其他实施例存在部分绝 缘层114b位于栅极结构108b上方的情况，并且第二导电部件230与绝缘层114b的剩余部 分和栅极结构l〇8b的顶面直接接触。在一些实施例中，第二导电部件230与对应的第一导 电部件220直接电接触。在一些实施例中，第一导电部件220的顶面与第二导电部件230 的顶面共面。在一些实施例中，第二导电部件230具有锥形。在一些实施例中，第二导电部 件230具有L形。在一些实施例中，第二导电部件230具有U形。在一些实施例中，第二导 电部件230的一部分嵌入第一导电部件220中。在一些实施例中，第二导电部件230的一 部分位于第一导电部件220、栅极结构108b以及一对第二间隔件110b和212b之间。在一 些实施例中，第二导电部件230的一部分嵌入第一导电部件220、栅极结构108b以及一对第 二间隔件ll〇b和212b中。
[0067] 在一些实施例中，第二导电部件230直接位于第二间隔件212b上。在一些实施例 中，第二间隔件ll〇b相对于衬底102的顶部的高度大于第二间隔件212b相对于衬底102 的顶部的高度。在一些实施例中，第一间隔件210a相对于衬底102的顶部的高度基本等于 第一间隔件112a相对于衬底102的顶部的高度。在一些实施例中，当与位于栅极结构108b 上面的类似的导电部件相比较时，将第二导电部件230配置为提供与栅极结构108b的更大 的接触面积。在一些实施例中，第二导电部件230的材料与第一导电部件220的材料基本 类似。
[0068] 图2B是根据一个或多个实施例的图2A中所示的半导体器件的部分布局图200'。 图2B的布局图200'是图2A中所示的半导体器件的一部分的顶视图，并且包括具有与图2A 中所示的相同的参考标号的类似元件。本文所描述的一个或多个布局图案可用于制备能够 用于制造集成电路中的存储器单元的一组掩模。半导体器件200的布局图200'是要进行 修改的基准，以形成诸如本文中图3B和图4所示的其他布局结构。
[0069] 布局图200'包括：有源区域104a ;栅极结构108a、108b和108c ;第一导电部件122 和220 ;隔离区域204 ;第二导电部件230 ;以及电源轨202。隔离区域204是图1中所示的 隔离结构l〇4b的实施例。
[0070] 有源区域104a在宽度方向上（即，在图2B的水平方向上）连续延伸。有源区域 104a包括漏极部件D和源极部件S。通过隔离区域204将有源区域104a与电源轨202电 隔离。
[0071] 栅极结构108a、108b和108c