半导体器件的制造方法及半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体领域，具体来说，涉及一种半导体器件的制造方法及半导体器件。
【背景技术】
[0002]半导体器件的几何结构尺寸持续显著缩小。现今的制造工艺所制造的器件通常具有小于65nm的部件尺寸。然而，在持续满足器件要求的同时，半导体器件的性能不兼容的问题也接踵而至，比如，当需要一种尺寸很小的半导体器件时，为了达到预期的尺寸大小往往在其性能方面并不会很好。
[0003]此外，如今对于半导体器件的应用更加灵活多变，因此半导体技术的局限性也将凸显出来，LDMOS可以集成于平面，但是其具有较大的尺寸并且性能不好，具有较高的比导通电阻；DM0S具有良好的性能，但是其并不能集成于平面。
[0004]因此，尽管现今的方法和器件对其目的而言在多方面都是令人满意的和有效的，但仍需要对半导体技术进行改进使其性能更加均衡兼容。
【发明内容】
[0005]针对相关技术中的问题，本发明提出一种半导体器件的制造方法及半导体器件，能够具有小巧的尺寸优良的性能并且可以集成于平面，性能均衡且兼容。
[0006]本发明的技术方案是这样实现的:
[0007]根据本发明的一个方面，提供了一种半导体器件的制造方法。
[0008]该方法包括:
[0009]在具有多层结构的半导体衬底上形成第一导电类型体区，并在第一导电类型体区上形成沟槽；
[0010]通过自对准的方式向沟槽底部进行离子注入操作，形成第一导电类型柱；
[0011]向沟槽中填入填充物填充沟槽。
[0012]此外，在向沟槽中填入填充物之前，在沟槽的表面形成氧化物。
[0013]优选的，多层结构的半导体衬底包括以下至少之一:
[0014]第一导电类型衬底、第二导电类型埋层、第二导电类型外延层。
[0015]并且，第一导电类型柱形成于栅极下方。
[0016]优选的，填充物为重掺杂的多晶硅或金属。
[0017]优选的，进行离子注入的条件包括以下至少之一:
[0018]注入能量为30keV至1800keV、注入剂量为1E12至2E13原子数每立方厘米、所述第二导电类型外延层的厚度为I至10um。
[0019]根据本发明的另一方面，提供了一种半导体器件，半导体器件包括终端区，以及与终端区分别相连的隔离区和核心区，其特征在于，核心区包括:具有多层结构的半导体衬底及第一导电类型柱，其中，第一导电类型柱是上述的半导体器件的制造方法中的第一导电类型柱。
[0020]优选的，多层结构的半导体衬底包括以下至少之一:
[0021]第一导电类型衬底、第二导电类型埋层、第二导电类型外延层。
[0022]优选的，形成第一导电类型柱的条件包括以下至少之一:
[0023]进行离子注入的能量为30keV至1800keV、注入剂量为1E12至2E13原子数每立方厘米、第二导电类型外延层的厚度为I至10um。
[0024]此外，第一导电类型柱形成于栅极下方。
[0025]本发明通过自对准的方式向沟槽底部进行离子注入操作形成第一导电类型柱，并与第一导电类型柱相对应的第二导电类型外延层形成超级结结构，因此，不仅半导体器件的面积更小并且性能优异，同时还可以集成于平面工艺。
【附图说明】
[0026]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0027]图1是传统工艺生产的LDMOS示意图；
[0028]图2是传统工艺生产的DMOS示意图；
[0029]图3是根据本发明实施例的半导体器件的制造方法的流程图；
[0030]图4-图9示出的是与图3方法的一个或多个步骤相应的半导体器件的实施例的截面图；
[0031]图10是根据本发明实施例的一具体半导体器件的示意图；
[0032]图11及图12是根据本发明实施例半导体器件的电场分布模拟图和线状示意图。
【具体实施方式】
[0033]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
[0034]在实现本发明的过程中，发明人发现，如图1所示的传统工艺生产的LDMOS半导体器件，其栅极、漏极、源极，均在同一位面因此可以集成于平面，但是对其尺寸会有较大的限制并且性能不够好；如图2所示的传统工艺生产的DMOS半导体器件性能比较优异，但是其P柱是传统工艺的柱体植入形成，并且由于其栅极、源极、漏极，处于不同位面因此，不能集成于平面，此外，该DMOS还不可以与低压设备集成。
[0035]根据本发明的实施例，提供了一种半导体器件的制造方法。
[0036]如图3所示，根据本发明实施例的半导体的制造方法包括:
[0037]步骤S301，在具有多层结构的半导体衬底上形成第一导电类型体区，并在第一导电类型体区上形成沟槽；
[0038]步骤S303，通过自对准的方式向沟槽底部进行离子注入操作，形成第一导电类型柱；
[0039]步骤S305，向沟槽中填入填充物填充沟槽。
[0040]此外，在步骤S305，向沟槽中填入填充物之前，还需在沟槽的表面形成氧化物。
[0041]优选的，多层结构的半导体衬底包括以下至少之一:
[0042]第一导电类型衬底、第二导电类型埋层、第二导电类型外延层。
[0043]优选的，第一导电类型柱形成于栅极下方。
[0044]优选的，填充物为重掺杂的多晶硅或金属。
[0045]优选的，进行离子注入的条件包括以下至少之一:
[0046]注入能量为30keV至1800keV、注入剂量为1E12至2E13原子数每立方厘米、所述第二导电类型外延层的厚度为I至10um。
[0047]当形成第一导电类型柱后，则在本发明的半导体结构中，第一导电类型柱将与第二导电类型外延层形成超级结结构(P柱与N型外延层形成超级结；N柱与P型外延层形成超级结)，因此，不仅半导体器件的面积更小并且性能优异，同时还可以集成于平面工艺。
[0048]在一个具体的实施例中，以形成P柱的过程为例，如图4-图9所示。
[0049]首先，请参照图4，提供一个具有多层结构的半导体衬底，该衬底包括:P型衬底、N型埋层、N型外延层。继续参照图5，在N型外延层上形成