ILD层200可以针对具体的应用量身定做。
[0033]在工艺中可以此时或稍后形成接触开口。以下的描述基于接触开口在半导体衬底100减薄之前形成。参考图3，形成并图形化掩模(未示出)以限定将形成到发射区162和栅电极144的接触的开口。关于发射区162，ILD层200和发射区162被刻蚀以限定对发射区162和对阱区104的接触区的接触开口 300。因此，阱区104的一部分可以被刻蚀以确保制作了对于阱区104的接触。尽管没有示例出，ILD层200被刻蚀以暴露用于形成栅电极144的导电层部分。在形成接触开口 300之后，移除掩模，并且可以在ILD层之上以及接触开口 300内形成保护层310。在具体实施例中，保护层310可以提供防划伤保护并可以包含氮化物。在另一个实施例中，保护层310可以包括可以选择性地移除以氧化的不同材料和硅。示例的实施例的图的其余部分与在背侧工艺之后形成的接触开口有关。
[0034]参考图4，另一个保护层410覆盖在ILD层210、接触开口 310 (如果存在)、发射区162和栅电极144之上。保护层410可以是带(例如，背面研磨带)、静电载体或聚合物涂层。半导体衬底100可以被减薄。在实施例中，半导体衬底100可以通过背面研磨或刻蚀半导体衬底100来减薄。减薄的量可以被机械支撑、电子元件尺寸或它们的结合所影响。在实施例中，在减薄之前，半导体衬底100具有小于1000微米的厚度，例如小于800微米。对于电子元件期望的尺寸可以小于90微米；然而，当半导体衬底100的厚度与期望的尺寸相同时，半导体衬底100可能不具有足够的机械支撑。当半导体衬底100的宽度(直径)增大时，提供足够的机械支撑的最小厚度可以类似地增大。在实施例中，半导体衬底100可减薄为使得减薄后的厚度是初始半导体衬底厚度的至少15%、至少20%或至少25%。在另一个实施例中，半导体衬底100可减薄为使得减薄后的厚度是初始半导体衬底厚度的不大于60%、不大于50%或不大于40%。就实际尺寸而言，在实施例中，半导体衬底100可减薄为使得减薄后的厚度是至少110微米、至少150微米或至少200微米。在另一个实施例中，半导体衬底100可以减薄为使得减薄后的厚度不大于400微米、不大于350微米或不大于300微米。在另一个实施例中，半导体衬底100可以不被减薄。在半导体衬底100被减薄之后，半导体衬底100具有主表面400，该主表面400沿着与具有栅电极144和发射区162的主侧的主表面相对的主侧。与主表面400相对应的主侧也称为背侧。
[0035]在实施例中，在半导体衬底100之上形成掩模(未示出)，半导体衬底100被选择性地移除以限定图5中示例的沟槽510。沟槽510在元件区112内，在主表面400的半导体衬底100的一部分对应外围区114。沟槽510中的每一个从主表面400朝向半导体衬底100的相对主侧延伸，并且具有如图5可见的侧壁以及也可以称为底部的远端表面512。沟槽刻蚀可以以定时刻蚀的方式或使用端点检测(例如，基于干涉或来自前侧沟槽的信号)与定时过刻来形成。
[0036]半导体衬底100剩余的厚度由电子元件期望的尺寸决定。因此，沟槽510的深度为主表面400和沟槽510内远端表面512之间的高度差并且可以取决于具体的电子参数。在示例的实施例中，电子元件的漂移区的长度可以用于确定沟槽500的深度。漂移区的长度可以取决于电子元件的额定电压。相对较浅的沟槽对应漂移区的较长的长度并且可以支持更大的电压，相对较深的沟槽对应漂移区的较短的长度并且可以支持更小的电压。因此，沟槽500的深度可以取决于电子元件的电子特性而变化。
[0037]在实施例中，沟槽510可以具有外围区114(减薄后)内的厚度的至少25%、至少40%或至少50%的深度。在另一个实施例中，沟槽510可以具有外围区(减薄后)内的厚度的不大于90%、不大于80%或不大于70%的深度。就实际尺寸而言，在实施例中，沟槽510可以具有至少50微米、至少70微米或至少60微米的深度。在另一个实施例中，沟槽510可以具有不大于300微米、不大于250微米或不大于200微米的深度。尽管在形成沟槽510中显著量的半导体衬底100被移除，但是对应于图5中主表面400的外围区允许足够的机械支撑以允许工件的适当处理。
[0038]使用沟槽510可以执行多个不同的工艺操作。在示例的实施例中，可以执行一个或多个掺杂操作。参考如图6示例的实施例，可以形成设置电子元件的漂移区的长度的场停止区610。场停止区610可使用单个注入或一组注入在邻近沟槽520的远端表面512形成，其中每个注入以不同能量执行以向半导体衬底100内提供不同的投射范围。因此，场停止区610可以被示例为沟槽的一组掺杂区(接近远端表面)或一个区(沟槽外或邻近沟槽)。漂移区的长度612是阱区104和场停止区610之间的距离。场停止区610可以具有在lxl014atoms/cm3到1x10 17atoms/cm3范围内的掺杂浓度。集电区620可以在沟槽510的远端表面512形成。集电区620具有至少10xl019atoms/cm3的掺杂浓度。场停止区610的导电类型与电子元件的漂移区的导电类型相同而与阱区104的导电类型相反，集电区620的导电类型与阱区104的导电类型相同而与场停止区610的导电类型相反。因此，形成的电子元件为绝缘栅双极型晶体管。一旦形成注入区610和620，使用高温退火或快速热退火(900°C到1200°C )的热激活可以被用于激活注入并用于退火注入损伤。在形成温度敏感的前侧互连之前的退火允许激活和注入损伤的移除，而不需要激光退火、热注入或其他不太理想的激活方法。
[0039]在另一个实施例中，可以形成不同的元件。例如，可以将集电区620替换为重掺杂η型漏区。在该实施例中，电子元件是垂直绝缘栅场效应晶体管。在又一个实施例中，可以使用相同的半导体衬底100形成电子元件的不同的设计。沟槽510的深度、掺杂操作(包括掺杂剂类型、掺杂剂元素、注入参数或它们的任意组合)可以用于允许漂移区的不同的长度。因此，具有不同额定电压的电子元件、电子元件的不同类型以及它们的任意组合可以形成在相同的半导体衬底100上。在另一个实施例中，相同元件区内的沟槽510的深度可以是不同的，以获得相同管芯内的不同击穿电压。
[0040]保护层410被移除而前侧工艺继续。在接触开口形成在背侧工艺之前的实施例中，保护层310被移除。在接触开口还没形成的另一个实施例中，接触开口可以如之前描述的形成。对于任何之前描述的实施例，在工艺中此时，阱区104沿着接触开口的底部暴露。注意，发射区162、阱区104、场停止区610和集电区620存在但未示例在图7中以简化本文描述的概念。
[0041]可以执行掺杂操作来形成到阱区104的体接触区。导电插塞可以形成在接触开口内。导电插塞中的一些与发射区162和体接触区接触，而其他导电插塞与栅电极144接触。在可选择的实施例中，可以不形成导电插塞。用于互连的导电层可以在ILD层200之上形成。导电层与导电插塞接触，或如果导电插塞不存在，则导电层与发射区162、体接触区和栅电极144接触。导电层和导电插塞中的每一个可以包括一个或多个膜。例如，导电插塞、导电层或两者可以包括构成大多数导电插塞、导电层或两者的导电膜、粘附膜和隔离膜。导电膜可以包括超过9(^1:%的W用于导电插塞或超过9(^1:%的Al或Cu用于导电层。
[0042]参考图7，保护层710沿着工件的第二主侧放置并覆盖沟槽510。保护层710可以是带(例如背面研磨带)、载体晶圆、静电载体或聚合物涂层。如果需要或期望用于具体应用，与保护层410相比，保护层710可以更硬。导电层被图形化以形成互连720。一组互连电连接到发射区162和体接触区，而另一组互连电连接到栅电极144。
[0043]参考图8，钝化层810可以在互连720和ILD层200之上形成并且被图形化以限定暴露部分互连720的开口。在具体实施例中，钝化层810可以包括感光聚合物，例如聚酰亚胺。导电垫片820可以在开口内形成并且与互连720接触。导电垫片820可以包括一个或多个膜。导电垫片820可以在互连720的每一个或仅仅互连720的一些之上形成。例如，导电垫片820可以在电连接到发射区162的互连720之上形成，并且导电垫片820不在电连接到栅电极144的互连720之上形成，反之亦然。如果需要或期望用于具体应用，保护层710可以被移除，钝化层810可以被固化。
[0044]参考图9，保护层910沿着工件的第一主侧放置并且覆盖钝化层810、互连710和导电垫片820。保护层910可以是带(例如，背面研磨带)、静电载体或聚合物涂层。工件可以被研磨以获得用于随