一种半导体器件及其制造方法
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着器件的特征尺寸不断减小，在进入纳米尺度尤其是22nm以下尺寸以后，临近半导体物理器件的极限问题接踵而来，如电容损耗、漏电流增大、噪声提升、闩锁效应和短沟道效应等，为了克服这些问题，SOI (绝缘体上娃，Silicon-On-1nsulator)技术应运而生。
[0003]SOI衬底分厚层和薄层S0I，薄层SOI器件的顶层硅的厚度小于栅下最大耗尽层的宽度，当顶层娃的厚度变薄时，器件从部分耗尽(Partially Deplet1n)向全部耗尽(FullyDeplet1n)转变，当顶层娃小于30nm时，为超薄SOI (Ultra thin S0I，UTS0I)，SOI器件全部耗尽，全部耗尽的器件具有较大电流驱动能力、陡直的亚阈值斜率、较小的短沟道、窄沟道效应和完全消除Kink效应等优点，特别适用于高速、低压、低功耗电路的应用，超薄SOI成为22nm以下尺寸工艺的理想解决方案。
[0004]然而，目前SOI衬底的造价较高，且提供的SOI衬底的规格较为单一，无法根据器件的需要调整各层的厚度。
【发明内容】
[0005]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现SOI器件的集成且埋层厚度可调。
[0006]为实现上述目的，本发明的技术方案为:
[0007]一种半导体器件的制造方法，包括步骤:
[0008]提供半导体衬底；
[0009]在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；
[0010]从第一半导体层的端部去除部分的第一半导体层，以形成开口 ；
[0011]填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；
[0012]在第二半导体层中形成贯通的刻蚀孔；
[0013]通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；
[0014]在空腔及刻蚀孔的内表面上分别形成背栅介质层和第二绝缘层，并分别以导体层和连接层填充空腔及刻蚀孔，以分别形成背栅及连接孔；
[0015]进行器件的后续加工。
[0016]可选的，通过外延生长在半导体衬底上依次形成第一半导体层和第二半导体层的叠层。
[0017]可选的，所述衬底为娃衬底，所述第一半导体层为GexSi1 x，其中0〈χ〈1，所述第二半导体层为娃。
[0018]可选的，形成开口或形成空腔时，去除第一半导体层的方法包括:采用HF、H202、CH3COOH和H2O的刻蚀剂进行腐蚀去除第一半导体层。
[0019]可选的，形成第一绝缘层和隔离的步骤具体包括:进行氧化工艺，在开口内以及在隔离沟槽的内壁上形成第一氧化物层；在隔离沟槽中填满第二氧化物层。
[0020]可选的，形成背栅及连接孔的步骤具体包括:
[0021]采用ALD工艺，在空腔以及刻蚀孔的内表面上形成第一介质层；
[0022]淀积第一导体层，以填充空腔并在刻蚀孔的第一介质层上形成第一导体层；
[0023]以第二导体层填充刻蚀孔。
[0024]可选的，在形成隔离和刻蚀孔的步骤之间还包括:在第二半导体层上形成器件结构；覆盖层间介质层；
[0025]形成刻蚀孔的步骤包括:刻蚀器件结构的栅极两侧的层间介质层以及第二半导体层，以在第二半导体层中形成贯通的刻蚀孔。
[0026]此外，本发明还提供了一种半导体器件，包括:
[0027]半导体衬底；
[0028]半导体衬底上的第二半导体层；
[0029]衬底与第二半导体层之间的第一绝缘层以及背栅，其中，第一绝缘层位于第二半导体层的端部且包围背栅，背栅由空腔表面的背栅介质层以及填充空腔的导体层形成；
[0030]位于背栅之上、贯通第二半导体层的连接孔，其中，连接孔由孔壁上的第二绝缘层以及填充孔的连接层形成，导体层与连接层互连。
[0031 ] 可选的，所述隔离包括隔离沟槽内壁上的第一氧化物层和填满隔离沟槽的第二氧化物层，第一绝缘层与第一氧化物层由同一氧化工艺形成。
[0032]可选的，所述导体层包第一导体层，所述连接层包括第二绝缘层上的第一导体层以及填充孔的第二导体层。
[0033]本发明的半导体器件及制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层和导体层，实现带背栅结构的类SOI器件，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且有效抑制浮体效应、集成度高的特点。此夕卜，可由第二半导体层的厚度实现沟道的控制，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
【附图说明】
[0034]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1示出了本发明的半导体器件的制造方法的流程图；
[0036]图2-图13A为根据本发明实施例制造半导体器件的各个制造过程中的俯视图及AA向截面结构示意图。
【具体实施方式】
[0037]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0038]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0039]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0040]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在半导体衬底上依次形成第一半导体层和第二半导体层的叠层，叠层间为隔离沟槽；从第一半导体层的端部去除部分的第一半导体层，以形成开口 ；填充开口及隔离沟槽，以分别形成第一绝缘层和隔离；在第二半导体层中形成贯通的刻蚀孔；通过刻蚀孔腐蚀去除剩余的第一半导体层，以形成空腔；在空腔及刻蚀孔的内表面上形成介质层，并以导体层填充空腔及刻蚀孔，以分别形成背栅及连接孔；进行器件的后续加工。
[0041]本发明的制造方法，通过在衬底上层叠两层半导体层，而后，通过去除第一半导体层，并重新填充介质层，实现带背栅结构的类SOI器件，该器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且有效抑制浮体效应、集成度高的特点。此外，可由第二半导体层的厚度实现沟道的控制，通过在空腔及刻蚀孔中形成介质层并填充导体层来作为背栅，实现对器件的阈值电压进行调节，工艺简单易行，且可通过形成的介质层的厚度和k值的变化进行背栅阈值电压的调节，工艺可控性强。
[0042]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0043]首先，在步骤SOl，提供半导体衬底100，参考图2、图2A (图2的AA向截面示意图)所示。
[0044]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他