一种半导体器件的背面结构的制作方法
【专利摘要】本发明公开了一种半导体器件的背面结构，器件的背面包括以下特征：半导体背面至少有三种不同掺杂浓度的区域与背面金属相接触，这三种不同掺杂浓度的区域是：低掺杂浓度区，P+区和N+区。其中低掺杂浓度区的掺杂浓度范围为5×1014/cm3至1×1018/cm3，P+区的浓度范围为5×1018/cm3至1×1020/cm3，N+区的掺杂浓度范围为5×1018/cm3至1×1020/cm3，与半导体背面接触为金属电极。
【专利说明】
一种半导体器件的背面结构
技术领域
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[0001]本发明是涉及一种半导体器件的结构，更具体地说是涉及一种半导体功率器件的硅片的背面掺杂结构。
【背景技术】
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[0002]1980年，美国RCA公司申请了第一个IGBT专利，1985年日本东芝公司做出了第一个工业用IGBT。从器件的物理结构上来说，它是非透明集电极穿通型IGBT，简称为穿通型IGBT (Punchthrough IGBT-缩写为PT-1GBT)。PT-1GBT是制造在外延硅片上，一般是在P+衬底上生长一层N型缓冲区，然后再长一 N区，要制造1200V耐压器件，便需要生长一 N型缓冲区，掺杂浓度约为lXloYcm3，厚度约为10um，然后再生长一外延层厚度约为llOum，掺杂浓度约为5X1013/cm3至IXlO1Vcm3的N区，这是相当厚的外延层。若要制造耐压更高的PT-1GBT，如耐压为2500V或3300V，则N区需要更厚和更高的电阻率。生长这样规格的外延，技术上有困难，而且成本会急剧增高，所以，PT-1GBT—般只适用于耐压为400V至1200V范围内。
[0003]如前所述，PT-1GBT 一般只适用于耐压为400V至1200V范围内，若要制造耐压为1700V或2500V或3300V或以上，早期都用非穿通型IGBT (Non-punchthrough IGBT，缩写为NPT-1GBT)，器件直接制造在厚度有几百微米的FZ N型硅片上，器件集电结的P型区或P型/N型区是由离子注入形成的。这种非穿通型IGBT的电压降为正温度系数。这种集电结的结构也被用于器件如MCT或GTO等。由于集电结的掺杂由离子注入形成，注入的剂量可随意控制，若注入的P型掺杂剂量高，则会形成一般的高空穴注入效率集电结(即强集电极)；若注入的P型掺杂剂量小，则空穴注入效率低，而且电子可以经由扩散有效地流过P型区至金属接触处，这类集电结被称为弱集电结或透明集电结(或称为透明集电极)。于94与95年期间，弱集电结曾被用于NPT-1GBT和GT0，若把弱集电结方法用来制造600V或1200VIGBT,则IGBT的集电结需要造在只有约60um或约120um厚的FZ N型硅片背面上，于94和95年期间，工业界还未有这种超薄硅片工艺能力。
[0004]于1996年，Motorola公司发表了一篇文章描述有关制造非穿通IGBT的研究,侧重如何在薄硅片上制造集电极的工艺，所用的FZ N型硅片最薄只约有170um厚。翌年，Infineon公司也发表了用10um厚的FZ N型硅片做出600V的NPT-1GBT。99年左右，工业用新一代的IGBT开始投产，这种新一代的IGBT是一种高速开关器件，它的电压降为正温度系数，它不需要用重金属或辐照来减短器件中少子寿命，主要用的技术是超薄硅片工艺加上弱集电结(或称为透明集电结)。Infineon公司称之为场截止IGBT，接下来几年，各主要生产IGBT的公司都相继推出类似的产品。从那时起，IGBT在电学性能上得到了质的飞跃，发展迅速并主导了中等功率范围的市场。
[0005]此种所谓场截止IGBT器件的背面结构主要有一 N型缓冲层10和一集电结P型层
11如图1所示，P型层的厚度一般不大于I微米，掺杂浓度范围约I X 11Vcm3至5X 11Vcm3范围之间，这P型层与背面金属组成弱集电极，当器件从开通状态关断时，N型载流子(即电子)可以容易地穿过P型层直接被背靣集电极收集，这些N型载流子存留在N型基区和N型缓冲区的时间很短，所以关断时没有像一般PT型IGBT的留下一长的电流尾巴。
[0006]随着功率器件IGBT技术的发展，IGBT的开关速度越来越快，在应用系统里，具有快速开关的IGBT需要求采用快速恢复二极管(FRD)作为续流二极管。开关器件IGBT每一次从开通至关断过程中，续流二极管会由导通状态变为截止状态。而这一过程要求二极管具有快又软的恢复特性。在应用过程中，希望系统的功耗小，可靠性高和较小的电磁噪声，这对IGBT和FRD都有很高要求，然而，在很长一段时间里，业界忽视了快速二极管的开发，因为FRD的性能跟不上，成为限制整个系统的效能，雖然IGBT的性能很好，也无法发挥出来，快速二极管的作用受到了高度的重视。
[0007]自2000年以来，用薄硅片工艺来制作IGBT的工艺发展迅速，随着薄硅片IGBT制作的成熟，自然地相应的技术也被用来制作FRD.用FZ η型硅片制造400V至1200V FRD的工艺，主要分为两大部分，即前道工序和后道工序。前道工序主要是把器件的前面结构造在FZ η型硅片的表面上。前道工序完成后便把FZ硅片磨薄至所需厚度，如耐压为1200V，则所需厚度约为120um左右。然后进入后道工序，后道工序中需要在背面注入高浓度η型掺杂剂来形成N+型区13，这N+型区与背面金属组成电子发射极如图2所示，，一般注入磷或砷，若果只注入一次，硅片背面会形成一高低结，这会使软性因子变硬，关断时会产生较大的电磁噪声或振荡，这是不能接受的，一般解决方法是在背面注入兩次η型杂质。
[0008]早期薄硅片工艺主要著力于如何磨薄硅片，如何处理研磨后的背靣，如何对磨薄后硅片的背面做离子注入和如何做退火等等工艺上的问题，早期场截止IGBT的背面结构比较简单如图1所示。用薄片工艺制作的FRD则如图2所示，这些背面结构都是只有一种掺杂区如11或14与背面金属接触。
[0009]于2010年左右，注意力开始转向背面结构，如英飞倫的第五代IGBT和美国IR公司的第八代IGBT，这些新的背面结构如图3的RC-1GBT和图4的FRD。
[0010]如图3中的RC-1GBT，为了降低导通电压，从而减少导通功耗，其中背面有相当一部份区域是连续地只有P+掺杂12，其中没有N+掺杂，这区域的宽度会大于200um，这样可使RC-1GBT的导通射时的开通特性接近一般的IGBT，但在关断时，在这一部份区域上的电子不能通过高掺杂的P+，只能绕道经N+区流至背面金属，这会使关断速度变慢
[0011]图4中的FRD的背面结构能减少反向恢复电荷，但会增加导通压降，用背面结构来限制注入电荷不是好办法，再者，这种结构的关断特性会很硬，会引起振荡，甚至做成FRD器件受损，这是在应用上不能接受的。
[0012]磨薄后的硅片做掩膜版对准在工艺上和上产上都是相当困难的，所以之前所说的较为复杂的背面结构只有两种掺杂区域与背面金属电极直接接触，如图3中的RC-1GBT，只有掺杂浓度高的P+和掺杂浓度高的N+这两个区域与背面金属接触，图4的FRD只有高掺杂N+区和低掺杂N区与背面金属接触。这种只有两种区域和金属接触的工艺较简单，易於生产，缺点是未能优化器件的电学性能
【发明内容】
:
[0013]以上所述说的场截止IGBT，RC-1GBT或FRD，其背面部份的结构对器件的性能是很关键的，本发明的目的在于提出一种能避免上述不足而实用可行的一种半导体功率器件硅片的背面结构，本发明与之前的背部结构最明显不同之处是本发明至少有三种不同掺杂浓度的区域与背面金属相接触，这三种不同掺杂浓度的区域是:(I) 一低掺杂浓度区，(2)p+区和(3)N+区。这些区的相对位置和浓度是可以透过FZ硅片本身掺杂浓度，掩膜版结构，离子注入的剂量，能量，种类和注射角度和退火条件等决定，是可重复而又能简单实施的，适用於生产，这结构可用于场截止IGBT，RC-1GBT和FRD。
[0014]实施本发明用于RC-1GBT有如下几个不同的方案:
[0015]方案(I):本发明是用来改良RC-1GBT背靣结构的，其背靣结构与一般的阳极短路IGBT类同，不同之处是在器件背靣至少有三个不同掺杂浓度的区域与背面金属相接触如图5和图6，当导通时，远离N+14的P+会首先注入空穴，之后其它P+区也陆续相继地注入空穴，使导通压降处于低值，关断时，电子可透过N+区流至背面电极，还可有效率地直接穿过金属与FZ硅片区接触处，被背面电极收集，使器件的关断速度比之前的图3的结构快。
[0016]方案(2):图5和图6的结构用在场截止器件上可能会有穿通现象，这可透过掩膜版注入P+和N+的同时也用较高的能量注入N型杂质如氢原子，使得有一浓度足夠高的N型区把P+区围起来避免穿通在反偏置时发生。图8就是这种结构的示意图。图9是另一做法，不需要掩膜版，对硅片背面用较高能量地毯式地注入N型杂质如氢原子。
[0017]方案(3):图10与方案(2)类似，只是在方案(2)加上用一地毯式低能量注入P型杂质如硼原子，过结构可使导通压降比之前更低，关断时，电子可以经过N+区或寄过低掺杂薄P型区与金属组成的弱集电极而被背面金属收集，关断速度不受影响。
[0018]实施本发明用于FRD有如下几个不同的方案:
[0019]与之前的方案类似，主要不同之处是把N+区域和P+区域相互调整一下，从新佈置如图11，使得更适用FRD。对于FRD，背后结构最能影响导通时注入的电子数，关断时电子能多快地被背面电极抽走，导通时注入电子愈多则导通压降愈低，关断时，电子愈快被抽走则软性因子愈小，即关断会变得很硬，会导致电路振荡，甚至做成FRD受损，为了增加关断时的软性因子，在背面与金属接触处会放置一些P+型区，在关断时，当电子电流流动时会使一部份这些P+区注入空穴从而使电子流至背面金属的流动慢下来，使电路在关断时的软性因子增大。
[0020]因为这方案中有P+区与背面金属接触，在场截止器件中需要有掺杂浓度较高的N型区如N型缓冲区来包围住P+区13如图12和图13，使在反偏置时没有穿通情况发生。
[0021]为了增加关断时的软性因子，可以在背面注入一层薄的P型层如图14所示。透过调升薄P型层的掺杂浓度，使电子不易穿过，在这情况下，电子只能透过N+区流至集电极，电子较慢地被背面电极抽走，关断会变得较软，进一步还可以减少N+区如图15所示，从而减少电子流走的通道继而增加电子留下半导体背部内的时间，那么关断会变得较软。再进一步，还可藉着调整注入离子的入射角和能量，可使有些P型区16只是部份地盖得N+区如图16，17和18所示，使得电子只能从旁边发射注入，关断时不如之前那么容易经N+区流走，所以关断因子更软。
[0022]以上所述有些方案较为适用於IGBT，有些较为适用於FRD，大致上各背面结构的方案均可用于半导体功率器件如IGBT或RC-1GBT或FRD或MCT或GTO ;或功率MOS管。
【附图说明】
[0023]附图用来提供对本发明的进一步理解，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制，在附图中:
[0024]图1是一般的场截止IGBT器件的横截面结构示意图；
[0025]图2是一般用薄硅片工艺制造的FRD的横截面结构示意图；
[0026]图3是有两种掺杂区域与背面金属接触的RC-1GBT的横截面结构示意图；
[0027]图4是有两种掺杂区域与背面金属接触的FRD的横截面结构示意图；
[0028]图5是本发明在图7经过AA’的横截面结构示意图；
[0029]图6是本发明在图7经过BB’的横截面结构示意图；
[0030]图7是本发明所用的掩膜版中一小部份的俯视图；
[0031]图8是有多于两种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0032]图9是有多于两种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0033]图10是有三种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0034]图11是有三种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0035]图12是有三种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0036]图13是有三种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0037]图14是有三种掺杂区域与背面金属接触的器件的横截面结构示意图；
[0038]图15是背面有较少N+区的三种掺杂区的器件的横截面结构示意图；
[0039]图16本发明有付加P型区16是的器件的横截面结构示意图；
[0040]图17本发明有付加P型区16是的器件的横截面结构示意图；
[0041]图18本发明有付加P型区16是的器件的横截面结构示意图；
[0042]图19是本发明实施例1的形成功率器件的表面结构示意图；
[0043]图20是本发明实施例1的完成研磨工序后示意图；
[0044]图21是本发明实施例1的对硅片200的背表面以注入角度大于7度注入P31掺杂质离子示意图；
[0045]图22是实施例1的对硅片的背表面注入P型硼掺杂质离子示意图；
[0046]图23是本发明实施例1完成背面电极15后器件的横截面结构示意图；
[0047]图24是实施例2的对娃片的背表面注入氢*掺杂剂TK意图；
[0048]图25是本发明实施例2完成背面电极15后器件的横截面结构示意图；
[0049]图26是实施例3的对娃片的背表面透过前一步同一掩膜版注入氢*掺杂剂TK意图；
[0050]图27是本发明实施例3完成背面电极15后器件的横截面结构示意图；
[0051]图28是实施例4的对硅片的背表面注入P型硼掺杂质离子示意图；
[0052]图29是本发明实施例4完成背面电极15后器件的横截面结构示意图；
[0053]图30是本发明实施例5的形成功率器件的表面结构示意图；
[0054]图31是本发明实施例5的完成研磨工序后示意图；
[0055]图32是本发明实施例5的对硅片200的背表面以注入角度大于7度注入P型硼? 多杂质尚子不思图；
[0056]图33是实施51的对硅片的背表面注入Ρ31掺杂质离子示意图；
[0057]图34是本发明实施例5完成背面电极15后器件的横截面结构示意图；
[0058]图35是本发明实施例6完成背面电极15后器件的横截面结构TK意图；
[0059]图36是本发明实施例7的对硅片200的背表面以注入角度大于10度注入P型硼? 多杂质尚子不思图；
[0060]图37是本发明实施例7完成背面电极15后器件的横截面结构示意图；
[0061]图38是本发明实施例8完成背面电极15后器件的横截面结构示意图；
[0062]参考符号表:
[0063]I钝化层
[0064]2铝合金层
[0065]3层间介质
[0066]4 高掺杂的多晶硅
[0067]5N型源区
[0068]6 接触孔沟槽底部的P型高掺杂区
[0069]7P型基区
[0070]8沟槽底的N型区
[0071]9N型基区
[0072]10 N型缓冲层
[0073]11 靠近背面金属的P型区
[0074]12 靠近背面金属的宽度大于200um的P+型区
[0075]13 靠近背面金属的P+型区
[0076]14 靠近背面金属的N+型区
[0077]15 背面电极
[0078]16 在N+型区之上(离背面更远)的P型区
[0079]17 包围着背面P+区的N型缓冲区
[0080]100 原来未减薄之前的衬底
[0081]200 完成磨薄工序后的衬底
【具体实施方式】
[0082]实施例1:
[0083]如图19所示，整个功率器件的芯片的制造工艺可分为前道工序和后道工序，前道工序把器件的表面单元，如IGBT器件表面的UMOS单元制造在硅片100的前表面，在硅片的前表面之上为UMOS单兀的层间介质3,金属层2 (钛/氮化钛层,鹤和招合金)和钝化层I。制造在硅片100表面上的器件也可以是MCT或GT0，这里所述的硅片是FZ N型硅片，或是CZ N型硅片，电阻值视所制造器件的耐压而定，如耐压是1200V，电阻值范围约为50 Ω.cm至120 Ω.cm，厚度为一般未减薄之前常规所使用的厚度，约为400um至720um厚。
[0084]如图20所示，把已完成前道工艺的硅片100磨薄至所需厚度，如要制造1200V耐压器件，则磨薄工序完成后，厚度约为llOum，硅片100变成硅片200。
[0085]如图21所示，对硅片200的背表面透过掩膜版注入N型掺杂剂如P31，注入角度大于7度，剂量范围为1父1012/0112至5\1015/0112，注入能量范围为10KeV至2MeV，这步骤用来形成图23背面结构的N+型区14。
[0086]如图22所示，在前一步骤完成离子注入后，保持掩膜版与硅片之前的相对位置，然后对硅片200的背表面透过前一步骤的掩膜版注入硼掺杂剂，注入角度为O至7度范围之间，剂量范围为I X 11Vcm2至I X 11Vcm2,注入能量范围为20KeV至200KeV，这步骤用来形成图23背面结构的P+型区13。
[0087]如图23所示，将硅片200置于温度范围为300 V至450 V，退火30mins至10mins，退火步骤把注入的硼和P31掺杂剂激活，形成P+型区13和N+型区14，之后用溅射或沉积方法把娃片200背表面金属化,作为器件的背面电极15,金属层材料可为Al/Ti/Ni/Ag或Ti/Ni/Ag 或 Al/Ti/Ni/Au 等。
[0088]在实施例1中，退火也可以在完成背面电极金属化后或在背面电极金属化步骤当中进行。
[0089]实施例2:
[0090]本实施例的技术方案与实施例1大致相同，其区别仅在于:
[0091]在上述实施例1中，在硅片100磨薄至所需厚度之后；在对硅片200的背表面作任何注入之前，或完成所述的注入P+区和N+区后，付加如下的注入步骤:
[0092]如图24所示，对硅片200的背表面注入氢掺杂剂，注入角度为O度，剂量范围为I X 11Vcm2至5X 1015/cm2，注入能量范围为10KeV至2MeV，这步骤用来形成背面结构的N型缓冲层10。
[0093]之后步骤如实施例一在完成注入后的步骤，器件的横切面结构如图25所示。
[0094]实施例3:
[0095]本实施例的技术方案与实施例1大致相同，其区别仅在于:
[0096]在上述实施例1中，在完成所述的注入P+区和N+区后，付加如下的注入步骤:
[0097]如图26所示，在前一步骤完成离子注入后，保持掩膜版与硅片之前的相对位置，然后对硅片200的背表面透过前一步骤的掩膜版注入氢掺杂剂，注入角度为O度，剂量范围为1父1012/0112至5\1015/0112，注入能量范围为10KeV至2MeV，这步骤用来形成背面结构的N型层16。
[0098]之后步骤如方案一在完成注入后的步骤，器件的横切面结构如图27所示。
[0099]实施例4:
[0100]本实施例的技术方案与实施例2大致相同，其区别仅在于:
[0101]在上述实施例2中付加如下的注入步骤:
[0102]如图28所示，对硅片200的背表面注入硼掺杂剂，不需要掩膜版，注入角度为O度至7度范围之间，剂量范围为I X 11Vcm2至I X 1015/cm2,注入能量范围为20KeV至200KeV，这步骤用来形成背面结构的P型层11。
[0103]之后步骤如方案一在完成注入后的步骤，器件的横切面结构如图29所示。
[0104]实施例5:
[0105]如图30所示，整个功率器件的芯片的制造工艺可分为前道工序和后道工序，前道工序把器件的表面单元，如FRD器件表面的单元制造在硅片100的前表面，在硅片的前表面之上为UMOS单元的层间介质3，金属层2(钛/氮化钛层，钨和铝合金)和钝化层I。制造在硅片100表面上的器件也可以是MCT或GT0，这里所述的硅片是FZ N型硅片，或是CZN型硅片，电阻值视所制造器件的耐压而定，如耐压是1200V，电阻值范围约为50 Ω.cm至120 Ω.cm,厚度为一般未减薄之前常规所使用的厚度，约为400um至720um厚。
[0106]如图31所示，把已完成前道工艺的硅片100磨薄至所需厚度，如要制造1200V耐压器件，则磨薄工序完成后，厚度约为llOum，硅片100变成硅片200。
[0107]如图32所示，对硅片200的背表面透过掩膜版注入P型掺杂剂如硼，注入角度大于7度，剂量范围为1父1015/0112至1\1016/0112，注入能量范围为10KeV至2MeV，这步骤用来形成图34背面结构的P+型区13。
[0108]如图33所示，在前一步骤完成离子注入后，保持掩膜版与硅片之前的相对位置，然后对硅片200的背表面透过前一步骤的掩膜版注入N型掺杂剂如P31，注入角度为O至7度范围之间，剂量范围为I X 11Vcm2至6 X 11Vcm2,注入能量范围为20KeV至200KeV，这步骤用来形成图34背面结构的N+型区14。
[0109]如图34所示，将硅片200置于温度范围为300 V至450 V，退火30mins至10mins，退火步骤把注入的硼和P31和氢掺杂剂激活，形成P+型区13和N+型区14，之后用溅射或沉积方法把娃片200背表面金属化,作为器件的背面电极15,金属层材料可为Al/Ti/Ni/Ag或 Ti/Ni/Ag 或 Al/Ti/Ni/Au 等。
[0110]在实施例5中，退火也可以在完成背面电极金属化后或在背面电极金属化步骤当中进行。
[0111]实施例6:
[0112]本实施例的技术方案与实施例5大致相同，其区别仅在于:
[0113]在上述实施例5中，在硅片100磨薄至所需厚度之后；在对硅片200的背表面作任何注入之前，或完成所述的注入P+区和N+区后，付加如下的注入步骤:
[0114]之后不需要掩膜版，对硅片200的背表面注入氢掺杂剂，注入角度为O度，剂量范围为I X 11Vcm2至I X 1015/cm2，注入能量范围为10KeV至2MeV，这步骤用来形成背面结构的N型缓冲层10。
[0115]之后步骤如方案一在完成注入后的步骤，器件的横切面结构如图35所示。
[0116]实施例7:
[0117]本实施例的技术方案与实施例6大致相同，其区别仅在于:
[0118]在上述实施例中付加如下的注入步骤:
[0119]如图36所示，在完成所述的注入P+区和N+区后或之前，保持掩膜版与硅片之前的相对位置，然后对硅片200的背表面透过前一步骤的掩膜版注入P型掺杂剂如硼，注入角度大于10度，剂量范围为1父1014/0112至1\1015/0112，注入能量范围为20KeV至2.0MeV，这步骤用来形成图37背面结构的P型区18。
[0120]之后对硅片200的背表面注入硼掺杂剂，不需要掩膜版，注入角度为O度至7度范围之间，剂量范围为I X 11Vcm2至I X 11Vcm2,注入能量范围为20KeV至200KeV，这步骤用来形成背面结构的P型层11。
[0121]之后步骤如方案一在完成注入后的步骤，器件的横切面结构如图37所示。
[0122]实施例8:
[0123]本实施例的技术方案与实施例6大致相同，其区别仅在于:
[0124]在上述实施例中付加如下的注入步骤:
[0125]对硅片200的背表面注入硼掺杂剂，不需要掩膜版，注入角度为O度至7度范围之间，剂量范围为I X 11Vcm2至5 X 11Vcm2,注入能量范围为20KeV至200KeV，这步骤用来形成背面结构的P型层11。
[0126]之后步骤如方案一在完成注入后的步骤，器件的横切面结构如图38所示。
[0127]实施例9:
[0128]本实施例的技术方案与之前实施例大致相同，其区别仅在于:
[0129]在上述实施例中，在硅片100磨薄至所需厚度之后；在对硅片200的背表面作任何注入之前，先用溅射或沉积方法在硅片200背表面形成最小一层金属层，金属层可以是铝，或招合金,或银,或金,或钛,或氮化钛,或鹤,厚度约为0.05um至1.0um,之后作注入,退火和表面金属化等步骤如上述实施例所述步骤相同。
[0130]最后应说明的是:以上仅为本发明的优选实施例而已，并不用于限制本发明，本发明可用于涉及制造半导体功率器件(例如，沟槽绝缘栅双极晶体管Trench IGBT或MCT或GT0)，本文件的
【发明内容】
与实施例是以N型通道器件作出说明，本发明亦可用于P型通道器件，尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体器件的背面结构至少包括以下部分: (1)在靠近半导体背面至少有一独立的P+区13，宽度大于20um，这P+区的一边与背面金属相连接形成欧姆接触，另一边被N型区包围，这P+区的掺杂浓度范围为5 X 11Vcm3至I X 12Vcm3 ； (2)在靠近半导体背面至少有一独立的N+区14，宽度大于20um，这N+区的一边与背面金属相连接形成欧姆接触，另一边有部份被较低掺杂N型区包围，这N+区的掺杂浓度范围为 5 X 11Vcm3 至 I X 12Vcm3 ； (3)半导体背面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区13，N+区14和N型基区9 ； (4)背面金属层与半导体背面相连接形成背面电极，其中金属层与P+区13形成欧姆接触，其中金属层与N+区14形成欧姆接触，与N型基区9形成非欧姆接触。2.根据权利要求1所述在部分(I)之P+区，其特征在于有多于一个P+区，其中至少有一个P+区的宽度大于200um。3.根据权利要求1所述在部分⑴之P+区，其特征在于除了N型基区9之外，有一付加的N型区包围著P+区，这付加的N型区在P+区外的厚度大于0.5um，这付加的N型的掺杂浓度范围为5X 11Vcm3至5X 11Vcm3。4.一种半导体器件的背面结构至少包括以下部分: (1)半导体背面有一N型缓冲层10，这N型缓冲层在N型基区9的一边离半导体背面的深度大于lum，掺杂浓度范围为5X 11Vcm3至5X 11Vcm3 ； (2)在靠近半导体背面有一P型层11，这P型层的一边与背面金属形成非欧姆接触，另一边与N型缓冲层10相连接，这P型层11在N型缓冲层10的一边离背面的深度小于lum，掺杂浓度范围为I X 11Vcm3至I X 11Vcm3 ； (3)在靠近半导体背面至少有一独立的P+区，宽度范围大于20um，这P+区的一边与背面金属形成欧姆接触，在靠近背面的P+区有部份与P型层11重叠，重叠以外部份被N型缓冲区10包围着，这P+区与N型缓冲层形成的结比P型区11与N型缓冲层形成的结较为深，即较为远离背表面，这P+区的掺杂浓度范围为5 X 1isVcm3至IX 1aVcm3 ； (4)在靠近半导体背面至少有一独立的N+区14，宽度大于20um，这N+区的一边与背面金属相连接形成欧姆接触，另一边有部份被较低掺杂N型区包围，这N+区的掺杂浓度范围为 5 X 11Vcm3 至 I X 12Vcm3 ； (5)半导体背面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区13，N+区14和P型层11 ； (6)背面金属层与半导体背面相连接形成背面电极，其中金属层与P+区13形成欧姆接触，其中金属层与N+区14形成欧姆接触，与P型层11形成非欧姆接触。5.根据权利要求4所述在部分(3)之P+区，其特征在于有多于一个P+区，其中至少有一个P+区的宽度大于200um。6.根据权利要求4所述在部分(3)之P+区，其特征在于P+区13与背面金属的总接触面积比N+区14与背面金属总接触面积多。7.根据权利要求4所述在部分(3)之P+区，其特征在于P+区13与背面金属的总接触面积比N+区14与背面金属总接触面积小。8.根据权利要求4所述在部分(3)之P+区，其特征在于P+区13与背面金属的总接触面积比P型层11与背面金属总接触面积多。9.一种半导体器件的背面结构至少包括以下部分: (1)半导体背面有一N型缓冲层10，这N型缓冲层在N型基区9的一边离半导体背面的深度大于lum，掺杂浓度范围为5X 11Vcm3至5X 11Vcm3 ； (2)在靠近半导体背面至少有一独立的P+区，宽度范围大于20um，这P+区的一边与背面金属形成欧姆接触，另一边被N型区包围，这P+区的掺杂浓度范围为5X 1isVcm3至IX 120/cm3。 (3)在靠近半导体背面至少有一独立的N+区14，宽度大于20um，这N+区的一边与背面金属相连接形成欧姆接触，另一边有部份或全部被较低掺杂N型区包围，这N+区的掺杂浓度范围为 5 X 11Vcm3 M I X 12Vcm3 ； (4)半导体背面有三种不同的掺杂区与背面金属接触，这三种不同的掺杂区是P+区13，N+区14和N型缓冲层10 ； (5)背面金属层与半导体背面相连接形成背面电极，其中金属层与P+区13形成欧姆接触，其中金属层与N+区14形成欧姆接触，与N型缓冲层10形成非欧姆接触。10.根据权利要求9所述在部分(3)之N+区14，其特征在于N+区14与背面金属的总接触面积比P+区13与背面金属总接触面积多。11.根据权利要求9所述在部分(3)之N+区14，其特征在于N+区14与背面金属的总接触面积比N型缓冲层10与背面金属总接触面积小。12.根据权利要求9所述在部分(3)之N+区14，其特征是在N+区14的顶部(即N+区离背面最远处)付加有一 P型区16，这付加的P型区在N+区外的厚度大于0.5um，这付加的P区的掺杂浓度范围为5 X 11Vcm3至5 X 11Vcm3。
【文档编号】H01L29/739GK105895677SQ201410571141
【公开日】2016年8月24日
【申请日】2014年10月21日
【发明人】苏冠创
【申请人】南京励盛半导体科技有限公司