交错型隧穿场效应晶体管的制作方法
【专利摘要】本发明描述了具有位于源极和漏极区域之间的重叠结构的隧穿场效应晶体管以提供更大的隧穿区域。源极或漏极区域可以是半导体衬底中的掺杂区域。可以通过在掺杂区域上方的外延沉积来形成其他源极或漏极区域。栅极形成在外延区域上方，其中掺杂和外延区域重叠。掺杂区域可形成在鳍结构中，外延区域和栅极形成在鳍的顶部和侧部上。本发明还提供了交错型隧穿场效应晶体管。
【专利说明】
交错型隧穿场效应晶体管
技术领域
[0001 ]本发明设及隧穿场效应晶体管领域。
【背景技术】
[0002] 从发明集成电路开始，目标就是使集成电路上的器件制造得越来越小。运在每个 集成电路上提供了更多的功能。然而，随着器件尺寸达到几十纳米的级别并且操作电压下 降到几十伏特，传统的MOSFET存在一些物理限制。因此，开发了其他类型晶体管。
[0003] -种类型的晶体管是隧穿场效应晶体管(TFET)。通过该晶体管，通过施加给隧穿 区域附近的栅极的电压来调整隧穿区域。然而，本领域中运种器件的操作特性目前对于大 多数商业应用来说是不可接受的。
【发明内容】
[0004] 为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种隧穿场效 应晶体管，包括:渗杂区域，形成在半导体衬底中；外延区域，形成为在重叠区域中与所述渗 杂区域重叠；W及栅极，形成为与所述重叠区域相邻;其中，所述渗杂区域用作所述隧穿场 效应晶体管的源极和漏极中的一个，且所述外延区域用作所述隧穿场效应晶体管的所述源 极和漏极中的另一个。
[0005] 根据本发明的另一方面，提供了一种隧穿场效应晶体管，包括:渗杂区域，形成在 晶体娃衬底中；娃错外延区域，形成为在重叠区域中与所述渗杂区域重叠；W及栅极，形成 为与所述重叠区域相邻;其中，所述渗杂区域用作所述隧穿场效应晶体管的源极和漏极中 的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
[0006] 根据本发明的又一方面，提供了一种用于形成隧穿场效应晶体管的方法，包括:在 半导体衬底中形成渗杂区域;沉积与所述渗杂区域重叠的外延区域W形成重叠区域；W及 形成与所述重叠区域相邻的栅极;其中，所述渗杂区域用作所述隧穿场效应晶体管的源极 和漏极中的一个且所述外延区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一 个。
【附图说明】
[0007] 当结合附图阅读时，根据W下详细的描述来更好地理解本发明的各个方面。注意， 根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可W任意地增 加或减小各个部件的尺寸。
[000引图1是根据一些实施例的用于制造TFET的工艺流程图；
[0009] 图2A至图2D是示出图1的工艺的侧视图；
[0010]图3是根据一些实施例的用于审雌TFET的另一工艺流程图；
[0011] 图4A至图4D是示出图3的工艺的侧视图；
[0012] 图5是根据一些实施例的用于制造TFET的另一工艺流程图；
[0013] 图6A至图抓是示出图5的工艺的侧视图；
[0014] 图7是根据一些实施例的用于制造TFET的另一工艺流程图；
[0015] 图8A至图8D是示出图7的工艺的侧视图；
[0016] 图9是根据一些实施例的用于制造TFET的另一工艺流程图；
[0017] 图IOA至图IOD是示出图7的工艺的修改的侧视图；
[001引图11是根据一些实施例的用于制造TFET的工艺流程图；
[0019] 图12A至图121是示出图11的工艺的修改的侧视图；W及
[0020] 图13是示出根据一些实施例的TFET的性能特性的示图。
【具体实施方式】
[0021] W下公开内容提供了用于实施本发明主题的不同特征的许多不同的实施例或实 例。W下描述部件或配置的具体实例W简化本发明。当然，运些仅仅是实例而不用于限制。 例如，在W下的描述中，在第二部件上方或之上形成第一部件可W包括第一部件和第二部 件被形成为直接接触的实施例，并且也可W包括可W在第一部件和第二部件形成附件部件 使得第一部件和第二部分没有直接接触的实施例。此外，本发明可W在各个实例中重复参 考标号和/或字母。运些重复是为了简化和清楚的目的，其本身并不表示所讨论的各个实施 例和/或结构之间的关系。
[0022] 此外，为了易于描述，可W使用空间相对术语(诸如"在…下方"、"之下"、"下部"、 "上方"、"上部"等）W描述图中所示一个元件或部件与另一个元件或部件的关系。除图中所 示的定向之外，空间相对术语意欲还包括使用或操作中设备的不同定向。装置可W W其他 方式定向（旋转90度或处于其他定向），本文所使用的空间相对描述符可因此进行类似的解 释。
[0023] 图1是示出根据一些实施例的工艺流程的流程图。图2A至图2D是示出图1的工艺步 骤的侧视图。在步骤101中，使用传统光刻技术在衬底10的表面上形成掩模14。然后，执行渗 杂物离子13的注入，并随后进行退火W形成源极区域12。在该实例中，衬底是晶体娃衬底， 但是衬底可W是另一种半导体衬底，诸如晶体错或III-V族半导体。可W从任何已知的渗杂 物原子中选择渗杂物。在该实例中，源极区域12被渗杂到P++渗杂级别。例如，可W在1000°C 的溫度下W〇. 1 X 1〇15至5X l〇i5atoms/cm2(个原子/平方米）的剂量执行具有20KeV至40KeV 的能量的注入大约10秒。
[0024] 在步骤103和图2B中，如图2B所示形成并图案化厚氧化物层16。可W使用已知的化 学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，使用外延沉积技术 (诸如化学气相沉积(CVD))来形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且 娃和错的相对浓度在沉积期间变化W创建具有源极/漏极12的异质结。在一些实施例中，漏 极区域18可W由51、66、5166、51(：、66511、51?或111-￥族半导体材料组成。在图24至图20的实 施例中，源极区域12和漏极区域18分别是指定的源极和漏极。然而，在其他实施例中，区域 12可W用作漏极区域，并且区域18可用作源极。即，根据所选的渗杂和材料组成W及根据使 用晶体管的电路的结构，任一区域可用作源极或漏极区域。
[0025] 在步骤105和图2C中，如图2C所示形成并图案化厚氧化物层20。在该实例中，氧化 物层20通过化学气相沉积(CVD)技术形成并且使用标准的光刻技术来图案化。接下来，在氧 化物层16和20之间的开口中，形成栅极介电质22。在图2C中，栅极介电质22仅示出为位于氧 化物区域16和20之间的开口的底部中。然而，在一些实施例中，介电层22还可W形成在氧化 物区域16和20的侧部。在一些实施例中，栅极介电层22可W包括氧化娃、氮化娃、氮氧化娃 或高介电常数(高k)介电质。高k介电质包括金属氧化物。用于高k介电质的金属氧化物的实 例包括 Li、Be、Mg、Ca、S;r、Sc、Y、Z;r、Hf、A1、La、Ce、P;r、Nd、Sm、Eu、Gd、Tb、Dy、Ho、E；;r、Tm、Yb、Lu 的氧化物W及它们的混合物。在一些实施例中，栅极介电层22具有大约10埃至大约30埃范 围内的厚度。在该实例中，栅极介电质是使用ALD形成的高K介电材料。
[0026] 然后，在栅极介电质22上形成栅电极24。栅电极24可W是渗杂多晶娃或者可W包 括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、l'aSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组 合的组中所选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的 厚度。可W使用适当的工艺来形成栅电极层24,诸如ALD、CVD、物理气相沉积(PVD)、锻或它 们的组合。
[0027] 在步骤107和图2D中，分别在氧化物层16和20中形成源极和漏极接触开口。在其中 形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实例 中，源极接触件26和漏极接触件28包括势垒层W加衬里于接触件开口，随后沉积导电层W 填充接触件开口。势垒层可W提升导电层的附着力。此外，如果导电层由扩散元素(诸如Cu) 制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、 TiN、Ta、化N或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施 例中，层的厚度在大约Inm至大约IOnm的范围内。
[0028] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、41、胖、？*、411、4旨等。可^通过锻、？￥0、4〇)或其他可应用的工艺来形成导电层。在一些 实施例中，导电层的厚度在大约IOOnm至大约200nm的范围内。
[0029] 在填充接触件开口之后，执行诸如化学机械抛光(CMP)工艺的平坦化工艺W去除 接触件开口之外的势垒层和导电层，从而提供图2D所示的平坦结构。
[0030] 图3是另一示例性工艺流程图。图4A至图4D是示出图3的工艺的侧视图。与图2A至 图2D的工艺相同的元件具有相同的参考标号。在步骤201中，使用传统光刻技术在衬底10的 表面上形成掩模14。然后执行渗杂物离子13的注入，随后进行退火W形成源极区域12。在该 实例中，衬底是晶体娃衬底。可W从任何已知的渗杂物原子中选择渗杂物。在该实例中，源 极区域12被渗杂到P++渗杂级别。例如，在1000°C的溫度下Wo. 1 X l〇is至5 X l〇i5atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
[0031] 在步骤203和图4B中，如图4B所示形成并图案化厚氧化物层16。可W使用已知的化 学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，使用普通的蚀刻技 术来去除衬底10的一部分。蚀刻工艺可W是使用5。6、51(：14、〔4。8、014、此或其他已知蚀刻气 体的反应离子蚀刻。优选地，选择蚀刻工艺参数W提供实用各向异性的蚀刻。在步骤205中， 然后使用外延沉积技术(诸如ALD)来形成漏极区域18。在该实例中，漏极区域18由SiGe形 成，并且娃和错的相对浓度在沉积期间变化W与源极12-起创建异质结。在一些实施例中， 漏极区域18可W由S i、Ge、S iGe、S i C、Ge Sn、Si P或III-V族半导体材料组成。通过蚀刻衬底 10,漏极区域18的顶部随后基本与衬底10的顶部平齐。运种相对平坦性帮助随后的制造步 骤。
[0032] 在步骤207和图4C中，如图4C所示形成并图案化厚氧化物层20。在该实例中，通过 化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。 接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电 层22可W包括氧化娃、氮化娃、氮氧化娃或高介电常数(高k)介电质。高k介电质包括金属氧 化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、YJr、Hf、Al、La、Ce、 口'、刷、5111、611、6(1、化、〇7、化、6'、1'111、￥13、山的氧化物^及它们的混合物。在一些实施例中，栅 极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用ALD形 成的高K介电材料。
[0033] 然后，在栅极介电质22上形成栅电极24。栅电极24可W是渗杂多晶娃或者可W包 括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、l'aSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组 合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚 度。可W使用适当的工艺来形成栅电极层24,诸如ALD、CVD、物理气相沉积(PVD)、锻或它们 的组合。
[0034] 在步骤209和图4D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其 中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实 例中，源极接触件26和漏极接触件28包括势垒层W加衬里于接触件开口，随后沉积导电层 W填充接触件开口。势垒层可W提升导电层的粘附力。此外，如果导电层由扩散元素(诸如 化)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、 TiN、Ta、化N或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施 例中，层的厚度在大约Inm至大约IOnm的范围内。
[0035] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、41、胖、？*、411、4旨等。可^通过锻、？￥0、4〇)或其他可应用的工艺来形成导电层。在一些 实施例中，导电层的厚度在大约IOOnm至大约200nm的范围内。
[0036] 在填充接触件开口之后，执行诸如化学机械抛光(CMP)工艺的平坦化工艺W去除 接触件开口之外的势垒层和导电层，从而提供图4D所示的平坦结构。
[0037] 图5是另一示例性工艺流程图。图6A至图抓是示出图5的工艺的侧视图。与图4A至 图4D的工艺相同的元件具有相同的参考标号。在步骤301中，使用传统光刻技术在衬底10的 表面上形成掩模14。此外，通过沉积层并使用诸如Rffi的工艺各向异性地蚀刻该层来形成侧 壁间隔件15。该层的组成不是很严格，因为侧壁间隔件15随后被去除。示例性材料可W是二 氧化娃、氮化娃或聚酷亚胺。然后执行渗杂物离子13的注入，随后进行退火W形成源极区域 12。在该实例中，衬底是晶体娃衬底。可W从任何已知的渗杂物原子中选择渗杂物。在该实 例中，源极区域12被渗杂到P++渗杂级别。例如，在1000°C的溫度下WO. 1 X l〇is至5 X l〇i5atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。
[0038] 在步骤303和图6B中，如图6B所示形成并图案化厚氧化物层16。可W使用已知的化 学气相沉积技术或热生长来形成氧化物层16。将氧化物层16用作掩模，然后使用外延沉积 技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并且娃和错的相对 浓度在沉积期间变化W与源极12-起创建异质结。在一些实施例中，漏极区域18可W由Si、 〇6、5166、51(：、51?或111-￥族半导体材料组成。
[0039] 在步骤305和图6C中，如图6C所示形成并图案化厚氧化物层20。在该实例中，通过 化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。 接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电 层22可W包括氧化娃、氮化娃、氮氧化娃或高介电常数(高k)介电质。高k介电质包括金属氧 化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、YJr、Hf、Al、La、Ce、 口'、刷、5111、611、6(1、化、〇7、化、6'、1'111、￥13、山的氧化物^及它们的混合物。在图6(：中，栅极氧化 物层22被示出为仅位于氧化物层16和20之间的间隙的底部中。然而，栅极氧化物层还可W 延伸到氧化物层16和20的侧部。在一些实施例中，栅极介电层22具有大约10埃至大约30埃 范围内的厚度。在该实例中，栅极介电质是使用ALD形成的高K介电材料。
[0040] 然后，在栅极介电质22上形成栅电极24。栅电极24可W是渗杂多晶娃或者可W包 括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、l'aSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组 合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚 度。可W使用适当的工艺来形成栅电极层24,诸如40)、00)、？￥0、锻或它们的组合。
[0041] 在步骤307和图6D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其 中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实 例中，源极接触件26和漏极接触件28包括势垒层W加衬里于接触件开口，随后沉积导电层 W填充接触件开口。势垒层可W提升导电层的粘附力。此外，如果导电层由扩散元素(诸如 化)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、 TiN、Ta、化N或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施 例中，层的厚度在大约Inm至大约IOnm的范围内。
[0042] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、41、胖、？*、411、4旨等。可^通过锻、？￥0、4〇)或其他可应用的工艺来形成导电层。在一些 实施例中，导电层的厚度在大约IOOnm至大约200nm的范围内。
[0043] 在填充接触件开口之后，执行诸如CMP的平坦化工艺W去除接触件开口之外的势 垒层和导电层，从而提供图6D所示的平坦结构。通过使源极12与栅极24的边缘偏离，对源极 12和漏极18之间的所有结施加更加均匀的电场，由此响应于施加的栅极电压提供更好的隧 穿行为。
[0044] 图7是另一示例性工艺流程图。图8A至图8D是示出图7的工艺的侧视图。与图6A至 图6D的工艺相同的元件具有相同的参考标号。在步骤401中，使用传统光刻技术在衬底10的 表面上形成掩模14。此外，通过沉积层并使用诸如Rffi的工艺各向异性地蚀刻该层来形成侧 壁间隔件15。然后执行渗杂物离子13的注入，随后进行退火W形成源极区域12。在该实例 中，衬底是晶体娃衬底。可W从任何已知的渗杂物原子中选择渗杂物。在该实例中，源极区 域12被渗杂到P++渗杂级别。例如，在1000°C的溫度下Wo. 1 X l〇is至5 X l〇i5atoms/cm2的剂 量执行具有20KeV至40KeV的能量的注入大约10秒。
[0045] 在步骤403和图8B中，如图8B所示形成并图案化厚氧化物层16。可W使用已知的化 学气相沉积技术或热生长来形成氧化物层16。通过沉积例如使用CVD沉积的二氧化娃层然 后各向异性地蚀刻所沉积的层来形成侧壁间隔件17。将氧化物层16和侧壁间隔件17用作掩 模，然后使用外延沉积技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形 成，并且娃和错的相对浓度在沉积期间变化W与源极12-起创建异质结。在一些实施例中， 漏极区域18可W由51、66、5166、51(：、66511、51?或111-￥族半导体材料组成。
[0046] 在步骤405和图SC中，如图SC所示形成并图案化厚氧化物层20。在该实例中，通过 化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层20。 接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介电 层22可W包括氧化娃、氮化娃、氮氧化娃或高介电常数(高k)介电质。高k介电质包括金属氧 化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、YJr、Hf、Al、La、Ce、 口'、刷、5111、611、6(1、化、〇7、化、6'、1'111、￥13、山的氧化物^及它们的混合物。在一些实施例中，栅 极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用原子 层沉积(ALD)形成的高K介电材料。
[0047] 然后，在栅极介电质22上形成栅电极24。栅电极24可W是渗杂多晶娃或者可W包 括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、l'aSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组 合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚 度。可W使用适当的工艺来形成栅电极层24,诸如ALD、CVD、物理气相沉积(PVD)、锻或它们 的组合。由于栅电极24延伸到源极区域12和漏极区域18之间的隧穿界面区域外，所W可W 向该隧穿界面施加更加均匀的电场，由此提高了性能。
[0048] 在步骤407和图8D中，分别在氧化物层16和20中形成源极和漏极接触件开口。在其 中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个实 例中，源极接触件26和漏极接触件28包括势垒层W加衬里于接触件开口，随后沉积导电层 W填充接触件开口。势垒层可W提升导电层的粘附力。此外，如果导电层由扩散元素(诸如 化)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括Ti、 TiN、Ta、化N或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些实施 例中，层的厚度在大约Inm至大约IOnm的范围内。
[0049] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、41、胖、？*、411、4旨等。可^通过锻、？￥0、4〇)或其他可应用的工艺来形成导电层。在一些 实施例中，导电层的厚度在大约IOOnm至大约200nm的范围内。
[0050] 在填充接触件开口之后，执行诸如CMP的平坦化工艺W去除接触件开口之外的势 垒层和导电层，从而提供图8D所示的平坦结构。通过使源极12和漏极18与栅极24的边缘偏 离，向源极12和漏极18之间的所有隧穿结施加更加均匀的电场，由此响应于施加的栅极电 压提供更好的隧穿行为。
[0051] 图9是另一示例性工艺流程图。图IOA至图IOD是示出图9的工艺的侧视图。与图8A 至图8D的工艺相同的元件具有相同的参考标号。在步骤451中，使用传统光刻技术在衬底10 的表面上形成掩模14。此外，通过沉积层并使用诸如Rffi的工艺各向异性地蚀刻该层来形成 侧壁间隔件15。然后执行渗杂物离子13的注入，随后进行退火W形成源极区域12。在该实例 中，衬底是晶体娃衬底。可W从任何已知的渗杂物原子中选择渗杂物。在该实例中，源极区 域12被渗杂到P++渗杂级别。例如，在1000°C的溫度下Wo. 1 X l〇is至5 X l〇i5atoms/cm2的剂 量执行具有20KeV至40KeV的能量的注入大约10秒。
[0052] 在步骤453和图IOB中，如图IOB所示形成并图案化厚氧化物层16。可W使用已知的 化学气相沉积技术或热生长来形成氧化物层16。通过沉积层并沉积例如使用诸如RIE的工 艺各向异性地蚀刻该层来形成侧壁间隔件17。将氧化物层16和侧壁间隔件17用作掩模，然 后使用外延沉积技术(诸如ALD)形成漏极区域18。在该实例中，漏极区域18由SiGe形成，并 且娃和错的相对浓度在沉积期间变化W与源极12-起创建异质结。在一些实施例中，漏极 区域18可W由51、66、5166、51(：、51?或111-￥族半导体材料组成。
[0053] 在步骤455和图IOC中，如图IOC所示形成并图案化厚氧化物层20。在该实例中，通 过化学气相沉积(CVD)技术形成氧化物层20并且使用标准的光刻技术来图案化氧化物层 20。接下来，在氧化物层16和20之间的开口中，形成栅极介电质22。在一些实施例中，栅极介 电层22可W包括氧化娃、氮化娃、氮氧化娃或高介电常数(高k)介电质。高k介电质包括金属 氧化物。用于高k介电质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、 口'、刷、5111、611、6(1、化、〇7、化、6'、1'111、￥13、山的氧化物^及它们的混合物。在一些实施例中，栅 极介电层22具有大约10埃至大约30埃范围内的厚度。在该实例中，栅极介电质是使用原子 层沉积(ALD)形成的高K介电材料。
[0054] 然后，在栅极介电质22上形成栅电极24。栅电极24可W是渗杂多晶娃或者可W包 括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、l'aSiN、Mn、Zr、TiN、WN、TaN和Ru或者它们的组 合的组中选择的金属。在一些实施例中，栅电极层24具有大约30nm至大约60nm范围内的厚 度。可W使用适当的工艺来形成栅电极层24,诸如ALD、CVD、物理气相沉积(PVD)、锻或它们 的组合。
[0055] 在步骤457和图IOD中，分别在氧化物层16和20中形成源极和漏极接触件开口。在 其中形成源极接触件26和漏极接触件28。使用标准的光刻和蚀刻技术来制造开口。在一个 实例中，源极接触件26和漏极接触件28包括势垒层W加衬里于接触件开口，随后沉积导电 层W填充接触件开口。势垒层可W提升导电层的粘附力。此外，如果导电层由扩散元素(诸 如Cu)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包括 Ti、TiN、化、TaN或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一些 实施例中，层的厚度在大约Inm至大约IOnm的范围内。
[0056] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、41、胖、？*、411、4旨等。可^通过锻、？￥0、4〇)或其他可应用的工艺来形成导电层。在一些 实施例中，导电层的厚度在大约IOOnm至大约200nm的范围内。
[0057] 在填充接触件开口之后，执行诸如CMP的平坦化工艺W去除接触件开口之外的势 垒层和导电层，从而提供图8D所示的平坦结构。通过使源极12和漏极18与栅极24的边缘偏 离，向源极12和漏极18之间的所有隧穿结施加更加均匀的电场，由此响应于施加的栅极电 压提供更好的隧穿行为。
[0化引图11是例如具有罐形结构的T阳T的工艺流程图。图12A至图12H是图11所示工艺的 侧视图。在步骤501和图12A中，在衬底100的表面上生长牺牲氧化物102,在该实例中衬底 100为晶体娃衬底。沉积并然后使用标准的光刻技术来图案化掩模层106。使用掩模层106， 如图12B所示执行注入108W形成源极区域111。可W从任何已知的渗杂物原子中选择渗杂 物。在该实例中，源极区域12被渗杂到P++级别。例如，在1000°C的溫度下WO. 1 X l0is至5 X l0i5atoms/cm2的剂量执行具有20KeV至40KeV的能量的注入大约10秒。然后去除掩模层106。
[0059]在图12B所示的步骤503中，在衬底100的表面上形成厚氧化物层110。例如使用等 离子体增强化学气相沉积(PECVD)，例如氧化物层110形成至IOOnm的厚度。在步骤505中，然 后如图12C所示图案化厚氧化物110。图案的中屯、部分限定罐的位置，并且例如为IOO-ISOnm 长、50-70nm宽。在步骤507中，将图案化的厚氧化物层110用作掩模，例如使用RIE在衬底100 中蚀刻开口 112。
[0060] 在步骤509中，如图12E所示，使用用于形成浅沟槽隔离的传统技术在开口 112的底 部中形成隔离氧化物区域114。隔离氧化物区域114的顶部低于漏极层118的顶部W允许栅 极堆叠件120(下面进行描述)尽可能多地调整源极/漏极隧穿界面，由此使得源极-漏极电 流最大。然后，图案化和蚀刻氧化物层110,使得氧化物层110覆盖将成为栅极和漏极区域的 部分被去除，如图12F所示，在源极区域111中将形成接触件的部分上留下盖116。
[0061] 在步骤511中，如图12G所示，诸如ALD的选择性外延生长工艺用于在衬底110的露 出表面上形成漏极层118。在该实例中，漏极层118包括SiGe，并且Si和Ge的相对浓度在沉积 期间变化W与源极区域一起创建异质结。漏极层118的厚度可W为化m至10皿。然后使用传 统的蚀刻技术去除盖116。在步骤515中，如图12H所示，随后形成并图案化栅极堆叠件120。 为了形成栅极堆叠件120,首先使用ALD将高K栅极介电质沉积到10 A至30 A的厚度。高k 介电材料包括 LLBe'MgXa'Sr'ScJJrJf'AULaXeJr'NcUSnKEiKGcUTKDyJo'ErJm、 Yb、Lu的氧化物W及它们的混合物。然后通过ALD形成导电栅极。导电栅极可W是渗杂多晶 娃，或者可 W 包括从 W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、WN、TaN和Ru 或者它们的组合的组中选择的金属。在一些实施例中，导电栅极具有大约30nm至大约60nm 范围内的厚度。
[0062] 在步骤517中，如图121所示，分别在源极区域111和漏极区域118上沉积并图案化 源极接触件122和漏极接触件124。在一个实例中，源极接触件122和漏极接触件124包括势 垒层和随后沉积的导电层。势垒层可提升导电层的粘附力。此外，如果导电层由扩散元素 (诸如化)制成，则势垒层阻挡扩散元素进入相邻的层或结构中。在一些实施例中，势垒层包 括Ti、TiN、Ta、化N或它们的组合。可通过PVD、ALD或其他可应用的工艺来形成势垒层。在一 些实施例中，层的厚度在大约Inm至大约IOnm的范围内。
[0063] 导电层可W由任何导电金属或金属合金制成。适当的导电金属的实例包括但不限 于化、Al、W、Pt、Au、Ag等。可W通过锻、PVD、ALD或其他可应用的工艺来形成导电层。
[0064] 图13是示出前述实例相对于传统的TFET的改进性能的示图。线300示出了传统 TFET的阔值性能（图的左手侧为P型，右手侧为n型）。线400示出了根据上述实例的重叠或交 错TFET的性能，其具有简单的PN型隧穿势垒。运示出了相对于传统TFET驱动电流近似增加 了五倍。线500示出了根据上述实例的TFET，其中使用SiGe在娃衬底上形成漏极。运示出了 相对于传统TFE巧区动电流近似增加了十屯倍。线600示出了根据上述实例的TFET，其中娃衬 底上的SiGe漏极具有从SiGe转换为娃的异质结轮廓。可W看出，运提供了相对于传统TFET 驱动电流的幅值近似增加了四阶。
[0065] 上述实例示出了用于制造交错或重叠结构的隧穿场效应晶体管的结构和工艺。工 艺与目前的CMOS制造技术兼容，由此减小了将运种新晶体管结合到目前的生产设备中的成 本。更重要的，应用在本说明书中教导的技术可W相对于传统的TFET提供驱动电流幅值增 加四阶的TFET。运种较大的驱动电流与低阔值摆动（图13)和低阔值电压一起使得本文描述 的实例在用于高密度、低功率的集成电路方面更具吸引力。
[0066] 所描述的隧穿场效应晶体管包括形成在半导体衬底中的渗杂区域。外延区域形成 为在重叠区域中与渗杂区域重叠。栅极形成为与重叠区域相邻。渗杂区域用作隧穿场效应 晶体管的漏极且外延区域用作源极。
[0067] 优选地，在隧穿场效应晶体管中，所述外延区域是化合物半导体。
[0068] 优选地，隧穿场效应晶体管还包括夹置在所述栅极和所述重叠区域之间的栅极绝 缘体。
[0069] 优选地，在隧穿场效应晶体管中，所述栅极位于所述外延区域上方，并且所述渗杂 区域位于所述外延区域下方。
[0070] 优选地，在隧穿场效应晶体管中，在从所述衬底的表面蚀刻的凹陷中形成所述外 延区域。
[0071] 优选地，在隧穿场效应晶体管中，在所述衬底的表面上的罐形结构中形成所述渗 杂区域，在所述罐形结构的顶部和侧部上方形成所述外延区域，并且在所述外延区域的顶 部和侧部上方形成所述栅极。
[0072] 所描述的隧穿场效应晶体管包括形成在晶体娃衬底中的渗杂区域。娃错外延区域 形成为在重叠区域中与渗杂区域重叠。栅极形成为与重叠区域相邻。渗杂区域用作隧穿场 效应晶体管的漏极且外延区域用作源极。
[0073] 优选地，在隧穿场效应晶体管中，所述渗杂区域和所述外延区域之间的界面是异 质结。
[0074] 优选地，隧穿场效应晶体管还包括夹置在所述栅极和所述重叠区域之间的栅极绝 缘体。
[0075] 优选地，在隧穿场效应晶体管中，所述栅极位于所述外延区域的上方，并且所述渗 杂区域位于所述外延区域的下方。
[0076] 优选地，在隧穿场效应晶体管中，在所述衬底的表面的凹陷中形成所述外延区域。
[0077] 优选地，在隧穿场效应晶体管中，在所述衬底的表面上的罐形结构中形成所述渗 杂区域，在所述罐形结构的顶部和侧部上方形成所述外延区域，并且在所述外延区域的顶 部和侧部上方形成所述栅极。
[0078] 所描述的用于形成隧穿场效应晶体管的方法包括在半导体衬底中形成渗杂区域。 沉积与渗杂区域重叠的外延区域W形成重叠区域。栅极形成为与重叠区域相邻。渗杂区域 用作隧穿场效应晶体管的漏极且外延区域用作源极。
[0079] 优选地，在用于形成隧穿场效应晶体管的方法中，通过向所述衬底中注入离子来 形成所述渗杂区域。
[0080] 优选地，用于形成隧穿场效应晶体管的方法还包括:在形成所述栅极之前，在所述 外延区域上形成栅极绝缘体。
[0081] 优选地，在用于形成隧穿场效应晶体管的方法中，所述栅极绝缘体包括高K介电材 料。
[0082] 优选地，在用于形成隧穿场效应晶体管的方法中，控制所述渗杂区域的渗杂轮廓 和所述外延区域的组成，W在所述渗杂区域和所述外延区域之间提供异质结。
[0083] 优选地，用于形成隧穿场效应晶体管的方法还包括在所述衬底中形成罐形结构， 其中，在所述罐形结构中形成所述渗杂区域;在所述罐形结构的顶部和侧部上形成所述外 延区域，并且在所述外延区域的顶部和侧部上形成所述栅极。
[0084] 优选地，在用于形成隧穿场效应晶体管的方法中，所述衬底包括晶体娃，并且所述 外延区域包括娃错。
[0085] 优选地，在用于形成隧穿场效应晶体管的方法中，所述渗杂区域与所述栅极的第 一端横向隔开，并且所述外延区域与所述栅极的第二端横向隔开。
[0086] 上面论述了多个实施例的特征使得本领域技术人员能够更好地理解本发明的各 个方面。本领域技术人员应该理解，他们可W容易地W本公开为基础设计或修改用于执行 与本文所述实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员还 应该意识到，运些等效结构不背离本发明的精神和范围，并且可W在不背离本发明的精神 和范围的情况下做出各种变化、替换和改变。
【主权项】
1. 一种隧穿场效应晶体管，包括： 掺杂区域，形成在半导体衬底中； 外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及 栅极，形成为与所述重叠区域相邻； 其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个，且所述外延 区域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。2. 根据权利要求1所述的隧穿场效应晶体管，其中，所述外延区域是化合物半导体。3. 根据权利要求1所述的隧穿场效应晶体管，还包括夹置在所述栅极和所述重叠区域 之间的栅极绝缘体。4. 根据权利要求1所述的隧穿场效应晶体管，其中，所述栅极位于所述外延区域上方， 并且所述掺杂区域位于所述外延区域下方。5. 根据权利要求1所述的隧穿场效应晶体管，其中，在从所述衬底的表面蚀刻的凹陷中 形成所述外延区域。6. 根据权利要求1所述的隧穿场效应晶体管，其中，在所述衬底的表面上的鳍形结构中 形成所述掺杂区域，在所述鳍形结构的顶部和侧部上方形成所述外延区域，并且在所述外 延区域的顶部和侧部上方形成所述栅极。7. -种隧穿场效应晶体管，包括： 掺杂区域，形成在晶体硅衬底中； 硅锗外延区域，形成为在重叠区域中与所述掺杂区域重叠；以及 栅极，形成为与所述重叠区域相邻； 其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区 域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。8. 根据权利要求7所述的隧穿场效应晶体管，其中，所述掺杂区域和所述外延区域之间 的界面是异质结。9. 根据权利要求7所述的隧穿场效应晶体管，还包括夹置在所述栅极和所述重叠区域 之间的栅极绝缘体。10. -种用于形成隧穿场效应晶体管的方法，包括： 在半导体衬底中形成掺杂区域； 沉积与所述掺杂区域重叠的外延区域以形成重叠区域；以及 形成与所述重叠区域相邻的栅极； 其中，所述掺杂区域用作所述隧穿场效应晶体管的源极和漏极中的一个且所述外延区 域用作所述隧穿场效应晶体管的所述源极和漏极中的另一个。
【文档编号】H01L29/08GK106098768SQ201610278663
【公开日】2016年11月9日
【申请日】2016年4月28日 公开号201610278663.9, CN 106098768 A, CN 106098768A, CN 201610278663, CN-A-106098768, CN106098768 A, CN106098768A, CN201610278663, CN201610278663.9
【发明人】庄绍勋, 谢易叡, 张贯宇
【申请人】台湾积体电路制造股份有限公司